[發明專利]一種用于D類功放芯片的防破音電路

有效

• 申請號: 201210464612.7
• 申請日: 2012-11-16
• 公開（公告）號: CN102931931A
• 公開（公告）日: 2013-02-13
• 發明（設計）人: 劉燕濤
• 申請（專利權）人: 上海貝嶺股份有限公司
• 主分類號: H03F3/217
• 分類號: H03F3/217;H03F1/26
• 代理公司: 上海兆豐知識產權代理事務所(有限合伙) 31241
• 代理人: 屠軼凡

1.一種用于D類功放芯片的防破音電路，包括放大器（2）、PWM模塊（3）、破音檢測電路（5）和校正電路（6），其特征在于：

所述防破音電路還包括兩個連續可調電阻（1）；所述的兩個連續可調電阻（1）一一對應地設置于所述放大器（2）的兩個輸入端；

所述校正電路（6）的輸出端設置第四開關（SW4）、第二電容（C20）和第一電容（C21），所述第二電容（C20）和所述第一電容（C21）分別接地，所述第二電容（C20）和所述第一電容（C21）通過所述第四開關（SW4）連接，所述第二電容（C20）的電容值小于所述第一電容（C21）的電容值；

所述第一電容（C21）同時連接所述的兩個連續可調電阻（1），并產生連續變化的校正電壓Vc，控制所述的兩個連續可調電阻（1）的電阻值。

2.根據權利要求1所述的一種用于D類功放芯片的防破音電路，其特征在于：所述校正電路（6）還包括的第一開關（SW1）和第二開關（SW2）、所述第二電容（C20）通過所述第一開關（SW1）接所述D類功放芯片的V1端，所述第二電容（C20）通過所述第二開關（SW2）接所述D類功放芯片的VCM端,所述PWM模塊（3）輸出的信號失真時，所述第二開關（SW2）處于導通狀態，所述第一開關（SW1）處于關斷狀態。

3.根據所述權利要求2所述的一種用于D類功放芯片的防破音電路，其特征在于：所述校正電路（6）包括充放電控制電路（6a），所述充放電控制電路（6a）包括D輸入端、EN輸入端、第一輸出端和第二輸出端，其中，第一輸出端連接所述第一開關（SW1），第二輸出端連接所述第二開關（SW2）；

所述充放電控制電路（6a）中，D輸入端接收來自所述破音檢測電路（5）的D信號，EN輸入端接收來自D類功放芯片的使能信號端的EN信號，第一輸出端和第二輸出端對應輸出相互反相的第一控制信號和第二控制信號；

所述PWM模塊（3）輸出的信號失真時，第一控制信號為低電平，所述第一開關（SW1）處于關斷狀態，第二控制信號為高電平，所述第二開關（SW2）處于導通狀態。

4.根據權利要求2或3所述的一種用于D類功放芯片的防破音電路，其特征在于：所述校正電路（6）還包括的第三開關（SW3），所述第三開關（SW3）一端連接所述第二電容（C20），另一端同時連接所述第二開關（SW2）以及所述第一開關（SW1）。

5.根據權利要求4所述的一種用于D類功放芯片的防破音電路，其特征在于：所述校正電路（6）還包括第一時鐘電路（6b）、第二時鐘電路（6c）、第四與非門（6d）和第七與非門（6e）；所述第一時鐘電路（6b）包括第一輸出端和第二輸出端，所述第一時鐘電路（6b）的第一輸出端和第二輸出端對應連接所述第四與非門（6d）的第一輸入端和第七與非門（6e）的第一輸入端；所述第二時鐘電路（6c）包括第一輸出端和第二輸出端，所述第二時鐘電路（6c）的第一輸出端和第二輸出端對應連接所述第四與非門（6d）的第二輸入端和第七與非門（6e）的第二輸入端，所述第四與非門（6d）的輸出端連接所述第三開關（SW3），所述第七與非門（6e）的輸出端連接所述第四開關（SW4）。

6.根據權利要求5所述的一種用于D類功放芯片的防破音電路，其特征在于：所述第一時鐘電路（6b）的輸入端設置第三緩沖器（65b），所述第二時鐘電路（6c）的輸入端設置第四緩沖器（65c）。

7.根據權利要求1至3任意一項所述的一種用于D類功放芯片的防破音電路，其特征在于：所述連續可調電阻（1）包括依次串聯的輸入電阻（11）和NMOS開關（12），所述NMOS開關（12）的漏極連接所述放大器（2）的輸入端，所述NMOS開關（12）的柵極連接所述第一電容（C21）。