[發(fā)明專利]一種基于Nios II處理器的編碼器接口測試裝置

有效

• 申請?zhí)枺?/td>: 201210464237.6
• 申請日: 2012-11-16
• 公開（公告）號: CN102967326A
• 公開（公告）日: 2013-03-13
• 發(fā)明（設(shè)計）人: 陳天航;馬澤龍;楊藝勇;宋寶;夏亮;馮健;唐小琦
• 申請（專利權(quán)）人: 蘇州天辰馬智能設(shè)備有限公司;華中科技大學(xué)
• 主分類號: G01D18/00
• 分類號: G01D18/00
• 代理公司: 華中科技大學(xué)專利中心 42201
• 代理人: 李佑宏

1.一種基于Nios?II處理器的編碼器接口測試裝置，包括FPGA芯片（1）和與該FPGA芯片（1）相連的增量式TTL接口模塊（2）、增量式正余弦接口模塊（3）、絕對式接口模塊（4）、顯示屏（7）和PS/2接口設(shè)備（8），其中，

所述增量式TTL接口模塊（2）用于與增量式TTL接口類型的編碼器連接，以將其輸出的差分信號轉(zhuǎn)換成單端脈沖信號后輸入到FPGA芯片（1）；

所述增量式正余弦接口模塊（3）用于與增量式正余弦接口類型的編碼器連接，以將其輸出的差分信號進行濾波、放大調(diào)理以及模數(shù)轉(zhuǎn)換后輸入到所述FPGA芯片（1）中；

所述絕對式接口模塊（4）用于與絕對式編碼器連接，以將其輸出的串行數(shù)字信號進行差分信號和單端信號之間相互轉(zhuǎn)換，并與FPGA芯片（1）進行半雙工通信；

所述FPGA芯片（1）包括有內(nèi)嵌在片內(nèi)的Nios?II處理器（11），其對輸入的信號進行處理，實現(xiàn)對編碼器接口的測試。

2.根據(jù)權(quán)利要求1所述的一種基于Nios?II處理器的編碼器接口測試裝置，其特征在于，所述FPGA芯片中還包括集成在片內(nèi)并與所述Nios?II處理器（11）通過總線分別連接的顯示屏接口控制器（17）、增量式TTL接口控制器（12）、增量式正余弦接口控制器（13）、絕對式接口控制器（14）和PS/2接口控制器（18），其中，

所述增量式TTL接口控制器（12）、增量式正余弦接口控制器（13）和絕對式接口控制器（14）分別與所述增量式TTL接口模塊（2）、增量式正余弦接口模塊（3）和絕對式接口模塊（4）連接，用于控制對各自對應(yīng)的接口模塊的數(shù)據(jù)讀寫；所述顯示接口控制器（17）和PS/2接口控制器（18）分別與顯示屏和PS/2接口設(shè)備連接，用于控制顯示屏的輸出和控制PS/2接口設(shè)備的輸入。

3.根據(jù)權(quán)利要求1或2所述的一種基于Nios?II處理器的編碼器接口測試裝置，其特征在于，所述增量式TTL接口控制器（12）包括TTL?Avalon接口模塊（121）和TTL脈沖計數(shù)模塊（122），其中所述TTL脈沖計數(shù)模塊（122）通過FPGA芯片（1）的IO引腳與增量式TTL接口模塊（2）相連，用于對輸入FPGA內(nèi)部的脈沖進行計數(shù)，并將計數(shù)值通過TTL?Avalon接口模塊（121）傳輸給Nios?II處理器（11）。

4.根據(jù)權(quán)利要求1-3之一所述的一種基于Nios?II處理器的編碼器接口測試裝置，其特征在于，所述增量式正余弦接口控制器（13）包括AD采集控制器（131）、正余弦細分模塊（132）、FIFO緩沖器（133）、DMA控制器（134）和正余弦Avalon接口模塊（135），其中AD采集控制器（131）將采集的正余弦編碼器數(shù)據(jù)傳輸給正余弦細分模塊（132），該正余弦細分模塊（132）對從AD采集控制器（131）接收到的數(shù)據(jù)進行細分處理，將細分處理后的數(shù)據(jù)通過正余弦Avalon接口模塊（135）傳輸給Nios?II處理器（11），采集的正余弦編碼器數(shù)據(jù)存入FIFO緩沖器（133）中，當(dāng)FIFO緩沖器（133）數(shù)據(jù)存滿時，向DMA控制器（134）發(fā)出傳輸請求，該DMA控制器（134）收到FIFO緩沖器（133）發(fā)出的傳輸請求后，從中讀取存儲的采集數(shù)據(jù)。

5.根據(jù)權(quán)利要求1-4之一所述的一種基于Nios?II處理器的編碼器接口測試裝置，其特征在于，絕對式接口控制器（14）包含絕對式Avalon總線接口模塊（145）、Endat接口模塊（141）、BISS接口模塊（142）、多摩川接口模塊（143）、SSI接口模塊（144），其中，Endat接口模塊（141）用于讀取Endat接口類型編碼器數(shù)據(jù)，BISS接口模塊（142）用于讀取BISS接口類型編碼器數(shù)據(jù)，多摩川接口模塊（143）用于讀取多摩川接口類型編碼器數(shù)據(jù)，SSI接口模塊（144）用于讀取SSI接口類型編碼器數(shù)據(jù)。

6.根據(jù)權(quán)利要求1-5之一所述的一種基于Nios?II處理器的編碼器接口測試裝置，其特征在于，該裝置還包括SDRAM存儲器（5）和Flash存儲器（6），用于提供存儲器空間以存儲裝置運行時的程序和啟動代碼。

7.根據(jù)權(quán)利要求6所述的一種基于Nios?II處理器的編碼器接口測試裝置，其特征在于，所述FPGA芯片（1）中還包括集成在片內(nèi)并與所述Nios?II處理器（11）通過總線分別連接的SDRAM接口控制器（15）、Flash接口控制器（16），分別用于控制SDRAM存儲器（5）和Flash存儲器（6）的讀寫。