[發(fā)明專利]像素電路、驅(qū)動像素電路的方法以及有機(jī)發(fā)光顯示裝置

有效

• 申請?zhí)枺?/td>: 201210458020.4
• 申請日: 2012-11-14
• 公開（公告）號: CN103325810B
• 公開（公告）日: 2017-07-21
• 發(fā)明（設(shè)計(jì)）人: 黃榮仁
• 申請（專利權(quán)）人: 三星顯示有限公司
• 主分類號: G09G3/00
• 分類號: G09G3/00;G09G3/3233;H04N13/04
• 代理公司: 北京英賽嘉華知識產(chǎn)權(quán)代理有限責(zé)任公司11204
• 代理人: 余朦,劉錚

1.像素電路，包括：

有機(jī)發(fā)光二極管，所述有機(jī)發(fā)光二極管的陰極連接至第二電源電壓；

第一PMOS晶體管，連接在第一電源電壓與所述有機(jī)發(fā)光二極管的陽極之間，所述第一PMOS晶體管的柵端連接至第一節(jié)點(diǎn)；

第二PMOS晶體管，連接在所述第一節(jié)點(diǎn)與所述有機(jī)發(fā)光二極管的陽極之間，所述第二PMOS晶體管的柵端接收補(bǔ)償控制信號；

第一電容器，連接在第二節(jié)點(diǎn)與所述第一節(jié)點(diǎn)之間；

第二電容器，連接在所述第一電源電壓與所述第二節(jié)點(diǎn)之間；

第三PMOS晶體管，連接在數(shù)據(jù)線與所述第二節(jié)點(diǎn)之間，所述第三PMOS晶體管的柵端接收所述補(bǔ)償控制信號；

第四PMOS晶體管，連接在第三節(jié)點(diǎn)與所述第二節(jié)點(diǎn)之間，所述第四PMOS晶體管的柵端接收發(fā)射控制信號；

第三電容器，連接在所述第三節(jié)點(diǎn)與所述第三PMOS晶體管的柵端之間；以及

第五PMOS晶體管，連接在所述數(shù)據(jù)線與所述第三節(jié)點(diǎn)之間，所述第五PMOS晶體管的柵端連接至掃描線。

2.如權(quán)利要求1所述的電路，其中所述電路被配置為交替地執(zhí)行用于顯示左圖像的第一顯示操作和用于顯示右圖像的第二顯示操作，所述第一顯示操作和所述第二顯示操作是基于同時(shí)發(fā)射方法執(zhí)行的。

3.如權(quán)利要求2所述的電路，其中，

所述第一顯示操作包括第一初始數(shù)據(jù)寫入操作、第一復(fù)位操作、第一閾值電壓補(bǔ)償操作、第一數(shù)據(jù)寫入操作和第一發(fā)射操作；以及

所述第二顯示操作包括第二初始數(shù)據(jù)寫入操作、第二復(fù)位操作、第二閾值電壓補(bǔ)償操作、第二數(shù)據(jù)寫入操作和第二發(fā)射操作。

4.如權(quán)利要求3所述的電路，其中所述電路被配置為同時(shí)執(zhí)行所述第一發(fā)射操作和所述第二初始數(shù)據(jù)寫入操作，并且被配置為同時(shí)執(zhí)行所述第二發(fā)射操作和所述第一初始數(shù)據(jù)寫入操作。

5.如權(quán)利要求4所述的電路，其中，

在執(zhí)行所述第一初始數(shù)據(jù)寫入操作的時(shí)候，所述第四PMOS晶體管截止，并且當(dāng)所述第五PMOS晶體管響應(yīng)于通過所述掃描線施加的掃描信號而導(dǎo)通時(shí)通過所述數(shù)據(jù)線施加的第一圖像數(shù)據(jù)存儲在所述第三電容器中；以及

在執(zhí)行所述第二初始數(shù)據(jù)寫入操作的時(shí)候，所述第四PMOS晶體管截止，并且當(dāng)所述第五PMOS晶體管響應(yīng)于通過所述掃描線施加的掃描信號而導(dǎo)通時(shí)通過所述數(shù)據(jù)線施加的第二圖像數(shù)據(jù)存儲在所述第三電容器中。

6.如權(quán)利要求5所述的電路，其中，

在執(zhí)行所述第一復(fù)位操作的時(shí)候，所述第二PMOS晶體管至所述第四PMOS晶體管截止，所述第二電源電壓具有高電壓電平，并且所述第一電源電壓具有低電壓電平；以及

在執(zhí)行所述第二復(fù)位操作的時(shí)候，所述第二PMOS晶體管至所述第四PMOS晶體管截止，所述第二電源電壓具有高電壓電平，并且所述第一電源電壓具有低電壓電平。

7.如權(quán)利要求6所述的電路，其中，

在執(zhí)行所述第一閾值電壓補(bǔ)償操作的時(shí)候，所述第四PMOS晶體管截止，所述第二PMOS晶體管和所述第三PMOS晶體管導(dǎo)通，所述第二電源電壓具有高電壓電平，并且所述第一電源電壓具有高電壓電平；以及

在執(zhí)行所述第二閾值電壓補(bǔ)償操作的時(shí)候，所述第四PMOS晶體管截止，所述第二PMOS晶體管和所述第三PMOS晶體管導(dǎo)通，所述第二電源電壓具有高電壓電平，并且所述第一電源電壓具有高電壓電平。

8.如權(quán)利要求7所述的電路，其中，

在執(zhí)行所述第一數(shù)據(jù)寫入操作的時(shí)候，所述第四PMOS晶體管導(dǎo)通，所述第二PMOS晶體管和所述第三PMOS晶體管截止，所述第二電源電壓具有高電壓電平，并且所述第一電源電壓具有高電壓電平；以及

在執(zhí)行所述第二數(shù)據(jù)寫入操作的時(shí)候，所述第四PMOS晶體管導(dǎo)通，所述第二PMOS晶體管和所述第三PMOS晶體管截止，所述第二電源電壓具有高電壓電平，并且所述第一電源電壓具有高電壓電平。

9.如權(quán)利要求8所述的電路，其中，

在執(zhí)行所述第一發(fā)射操作的時(shí)候，所述第二PMOS晶體管至所述第四PMOS晶體管截止，所述第二電源電壓具有低電壓電平，并且所述第一電源電壓具有高電壓電平；以及

在執(zhí)行所述第二發(fā)射操作的時(shí)候，所述第二PMOS晶體管至所述第四PMOS晶體管截止，所述第二電源電壓具有低電壓電平，并且所述第一電源電壓具有高電壓電平。