[發明專利]半導體器件及其制造方法

有效

• 申請號: 201210457470.1
• 申請日: 2012-11-14
• 公開（公告）號: CN103311251B
• 公開（公告）日: 2018-05-04
• 發明（設計）人: 李起洪;皮昇浩;權日榮
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H01L27/11582
• 分類號: H01L27/11582;H01L21/768;H01L29/423;H01L29/792;H01L21/336
• 代理公司: 北京弘權知識產權代理事務所(普通合伙)11363
• 代理人: 俞波,郭放

相關申請的交叉引用

本申請要求2012年3月13日提交的申請號為10-2012-0025499的韓國專利申請的優先權，其全部內容通過引用合并于此。

技術領域

本發明實施例涉及一種半導體器件及其制造方法，更具體而言，涉及一種包括柵線的半導體器件及其制造方法。

背景技術

非易失性存儲器件即使沒有電源也可以保持其中所存儲的數據。非易失性存儲器件被配置成將數據存儲在單元區域中形成的多個存儲器單元中，并通過使用在外圍區域中形成的多個驅動晶體管來驅動存儲器單元。

在本文中，這些驅動晶體管可以包括在襯底之上形成的柵絕緣層和柵電極。一般來說，使用與存儲器單元相同的工藝來形成驅動晶體管。柵電極由多晶硅層形成。因此，柵電極可以具有高電阻。

發明內容

本發明的實施例涉及一種減少柵線電阻的半導體器件及其制造方法。

根據本發明的一個實施例的半導體器件，包括：襯底；以及柵線，位于所述襯底之上，其包括第一導電層和位于所述第一導電層中的一個或多個第二導電圖案層。

根據本發明的另一個實施例的半導體器件包括：管道柵，位于單元區中，包括第一導電層；以及柵線，位于外圍區中，包括第一導電層和位于所述第一導電層中的一個或多個第二導電圖案層。

根據本發明的又一個實施例的制造半導體器件的方法，包括：在襯底上形成柵絕緣層；以及在所述柵絕緣層之上形成柵線，其中所述柵線包括第一導電層和形成在所述第一導電層中的一個或多個第二導電圖案層。

附圖說明

圖1A至1D是根據本發明第一至第四實施例的半導體器件的柵線的橫截面圖；

圖2A至2D是根據本發明第五至第八實施例的半導體器件的柵線的橫截面圖；

圖3A至3C是根據本發明第五至第八實施例的半導體器件的柵線的平面圖；

圖4A至4C是根據本發明實施例的三維（3D）非易失性存儲器件的結構的視圖；

圖5A至5C、6A至6C和7A至7C是示出制作根據本發明另一實施例的3D非易失性存儲器件的方法的工藝流程的橫截面圖；

圖8A至8C、9A至9C和10A至10C是示出制作根據本發明另一實施例的3D非易失性存儲器件的方法的工藝流程的橫截面圖；

圖11是示出根據本發明實施例的存儲器系統的框圖；以及

圖12是示出根據本發明實施例的計算系統的框圖。

具體實施方式

下面將參照附圖更詳細地描述本發明的各個實施例。提供附圖使得本領域技術人員能夠制作并使用根據本發明實施例的本發明。

圖1A至1D是根據本發明第一至第四實施例的半導體器件的柵線的橫截面圖。

如圖1A至1D所示，半導體器件可以包括：形成在襯底10的外圍區域中的柵絕緣層11；以及形成在柵絕緣層11之上的柵線GL。每個柵線可以包括第一導電層12和形成在第一導電層12中的第二導電圖案層13。這里，第二導電圖案層13可以是線圖案或島圖案。

例如，在襯底10上形成柵絕緣層11之后，可以在柵絕緣層11之上形成第一導電層12。隨后，可以刻蝕第一導電層12以形成溝槽。第二導電層可以形成在形成了溝槽的第一導電層12上。隨后，可以執行平坦化工藝直到暴露出第一導電層12的表面，由此形成了第二導電圖案層13以填充溝槽。隨后，可以將第一導電層12圖案化以形成柵線GL。

如圖1A所示，根據第一實施例的每個柵線GL可以包括第一導電層12和形成在第一導電層12中的第二導電圖案層13。第一導電層12可以與第二導電圖案層13的底表面和側表面接觸。

第一導電層12和第二導電圖案層13可以由不同的材料形成。第二導電圖案層13可以由比第一導電層12的電阻更低的材料形成。例如，第一導電層12可以包括多晶硅層。第二導電圖案13可以包括諸如鎢層或氮化鈦層的金屬層。

另外，第二導電圖案層13可以包括單個金屬層或包括層疊的多個金屬層的多層。

如圖1B所示，根據第二實施例的每個柵線GL可以包括第一導電層12、形成在第一導電層12中的第二導電圖案層13。形成在第一導電層12之上的第三導電層14。這里，第一導電層12可以與第二導電圖案層13的底表面和側表面接觸。第三導電層14可以與第二導電圖案層13的頂表面接觸。

第三導電層14和第一導電層12可以由相同或不同的材料形成。例如，當第三導電層14和第一導電層12由相同材料形成時，第一導電層12和第三導電層14可以分別包括多晶硅層。