[發明專利]找到通孔弱連接的方法

有效

• 申請號: 201210450799.5
• 申請日: 2012-11-12
• 公開（公告）號: CN103811410B
• 公開（公告）日: 2016-10-19
• 發明（設計）人: 馬香柏
• 申請（專利權）人: 上海華虹宏力半導體制造有限公司
• 主分類號: H01L21/768
• 分類號: H01L21/768
• 代理公司: 上海浦一知識產權代理有限公司 31211
• 代理人: 丁紀鐵

技術領域

本發明涉及一種半導體集成電路制造工藝方法，特別是涉及一種找到通孔弱連接的方法。

背景技術

在集成電路工藝中，如果發生通孔的弱連接，有三種情況，即弱連接發生在通孔的底部，如圖1a；弱連接發生在通孔的中部，如圖1b；或者弱連接發生在通孔的頂部，如圖1c；其中N為不小于1的自然數。在發生這種失效的時候，電壓襯度(voltage?contrast)無能為力，因為其只對通孔完全開路(open)有作用，對于弱連接則不會出現差別。另外，傳統導電性原子力顯微鏡(C-AFM)模式也比較困難，因為此通孔和襯底(sub)并無導電連接，在通孔和襯底之間，無論有沒有異常，均不能產生漏電，所以不能獲取有效電流圖像。

發明內容

本發明所要解決的技術問題是提供一種找到通孔弱連接的方法，能在不破壞弱連接形貌的情況下，找到弱連接的真正機理。

為解決上述技術問題，本發明提供的一種找到通孔弱連接的方法，包括：

步驟1、若弱連接發生在第N層通孔底部，則從芯片背面開始研磨一直至第N層metal，然后從芯片正面研磨，一直到研磨掉第N+1層metal，并暴露出第N層通孔；若弱連接發生在第N層通孔頂部，則從芯片正面開始研磨一直至第N+1層metal，然后從芯片背面開始研磨，一直到研磨掉第N層metal，并暴露出第N層通孔；若弱連接發生在第N層通孔中部，則任意采用上述一種操作。

步驟2、對處理過的芯片采用電流原子力顯微鏡，捕捉整個芯片正面的電流像，然后通過后續聚焦離子束以及投射電子顯微鏡，獲得弱連接失效的真正機理。

進一步的，步驟1中所述的弱連接發生在第N層通孔底部，則從芯片背面開始研磨一直至第N層metal，然后從芯片正面研磨，一直到研磨掉第N+1層metal，并暴露出第N層通孔，具體的為：

a、把所述芯片正面黏貼在導電基板上，然后從所述芯片背面開始研磨，一直研磨至所述第N層metal停止；

b、把所述導電基板從所述芯片正面去除，然后在所述芯片背面黏貼所述導電基板，然后從所述芯片正面開始研磨，一直到研磨掉第N+1層metal，并暴露出第N層通孔。

進一步的，步驟1中所述的弱連接發生在第N層通孔頂部，則從芯片正面開始研磨一直至第N+1層metal，然后從芯片背面開始研磨，一直到研磨掉第N層metal，并暴露出第N層通孔，具體的為：

a、把所述芯片背面黏貼在導電基板上，然后從所述芯片正面開始研磨，一直研磨至所述第N+1層metal停止；

b、把所述導電基板從所述芯片背面去除，然后在所述芯片正面黏貼所述導電基板，然后從所述芯片背面開始研磨，一直到研磨掉第N層metal，并暴露出第N層通孔。

進一步的，在所述步驟1之前還包括驗證通孔位置的步驟，具體的為對芯片正面或背面中的一面進行研磨，直至暴露出所述第N層通孔，觀察是否存在弱連接，用于判斷弱連接的位置。

進一步的，所述導電基板用導電銅膠替換。

本發明提供的一種找到通孔弱連接的方法，可以在不破壞弱連接形貌的情況下，找到無論發生在通孔底部、中部、頂部的弱連接的真正機理。

附圖說明

下面結合附圖和具體實施方式對本發明作進一步詳細的說明：

圖1a是弱連接發生在通孔底部示意圖；

圖1b是弱連接發生在通孔頂部示意圖；

圖1c是弱連接發生在通孔中部示意圖；

圖2是研磨前芯片的剖面示意圖；

圖3a-3c是本發明找到通孔弱連接的方法的實施例流程示意圖。

主要附圖標記說明：

第N層通孔11????????第N+1層metal?12

第N層metal13???????正面絕緣介質層及其他層14

背面絕緣介質層及其他層15????襯底16

導電基板17

具體實施方式

為使貴審查員對本發明的目的、特征及功效能夠有更進一步的了解與認識，以下配合附圖詳述如后。

如圖2所示，為研磨前芯片的剖面圖，從下往上分別包括襯底16、背面絕緣介質層及其他層15、第N層metal(金屬層)13、第N層通孔11、第N+1層metal(金屬層)12及正面絕緣介質層及其他層14。其中N表示不小于1的自然數。

本發明提供的一種找到通孔弱連接的方法，包括：