[發(fā)明專(zhuān)利]一種基于CPLD編程的AD轉(zhuǎn)換器的測(cè)試系統(tǒng)

有效

• 申請(qǐng)?zhí)枺?/td>: 201210444850.1
• 申請(qǐng)日: 2012-11-08
• 公開(kāi)（公告）號(hào): CN102931988A
• 公開(kāi)（公告）日: 2013-02-13
• 發(fā)明（設(shè)計(jì)）人: 薛海英
• 申請(qǐng)（專(zhuān)利權(quán)）人: 中國(guó)兵器工業(yè)集團(tuán)第二一四研究所蘇州研發(fā)中心
• 主分類(lèi)號(hào): H03M1/10
• 分類(lèi)號(hào): H03M1/10
• 代理公司: 蘇州創(chuàng)元專(zhuān)利商標(biāo)事務(wù)所有限公司 32103
• 代理人: 孫仿衛(wèi)

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技術(shù)領(lǐng)域

本發(fā)明涉及一種A/D轉(zhuǎn)換器的測(cè)試，特別是要求轉(zhuǎn)換后數(shù)據(jù)傳輸速率高和參數(shù)精度要求高的A/D轉(zhuǎn)換電路的測(cè)試。

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背景技術(shù)

目前，A/D轉(zhuǎn)換器的測(cè)試點(diǎn)多、測(cè)得的轉(zhuǎn)換精度誤差大，A/D轉(zhuǎn)換后數(shù)據(jù)傳輸速率高，測(cè)試數(shù)據(jù)后處理復(fù)雜。針對(duì)此狀況提出一種基于CPLD編程的高精度A/D轉(zhuǎn)換器的測(cè)試方法。

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發(fā)明內(nèi)容

本發(fā)明的目的是針對(duì)目前A/D轉(zhuǎn)換器測(cè)試點(diǎn)多，測(cè)得數(shù)據(jù)后參數(shù)計(jì)算復(fù)雜、特別是A/D轉(zhuǎn)換器輸出的串行數(shù)據(jù)速率較高時(shí)，測(cè)試A/D轉(zhuǎn)換精度誤差大的難題，設(shè)計(jì)一種基于CPLD編程的AD轉(zhuǎn)換器的測(cè)試系統(tǒng)。

為達(dá)到上述目的，本發(fā)明采用的技術(shù)方案是：一種基于CPLD編程的AD轉(zhuǎn)換器的測(cè)試系統(tǒng)，它包括CPLD可編程控制電路U2、單片機(jī)電路U3、串口電平轉(zhuǎn)換電路U5以及16位串行A/D轉(zhuǎn)換器電路U1；所述的CPLD可編程控制電路U2中寫(xiě)入有控制16位串行A/D轉(zhuǎn)換器電路U1啟動(dòng)及采集轉(zhuǎn)換數(shù)據(jù)的程序以及通過(guò)SPI協(xié)議與單片機(jī)電路U3通信的程序，其控制信號(hào)輸出端ADRC與所述的16位串行A/D轉(zhuǎn)換器電路U1的控制信號(hào)輸入端ADRC相連接；所述的16位串行A/D轉(zhuǎn)換器電路U1的轉(zhuǎn)換數(shù)據(jù)的數(shù)據(jù)信號(hào)輸出端ADDATA與CPLD可編程控制電路U2的轉(zhuǎn)換數(shù)據(jù)的數(shù)據(jù)信號(hào)輸入端ADDATA相連接；所述的單片機(jī)電路U3中寫(xiě)入有接收CPLD可編程邏輯控制電路U2通過(guò)SPI協(xié)議傳輸?shù)臄?shù)據(jù)及處理此數(shù)據(jù)的程序和通過(guò)UART協(xié)議與上位機(jī)通信的程序，其數(shù)據(jù)信號(hào)輸入端MOSI與所述的CPLD可編程控制電路U2的數(shù)據(jù)信號(hào)輸出端MOSI相連接，其數(shù)據(jù)信號(hào)輸出端TX與所述的串口電平轉(zhuǎn)換電路U5的數(shù)據(jù)信號(hào)輸入端TX相連接；所述的串口電平轉(zhuǎn)換電路U5的反饋信號(hào)輸出端RX與所述的單片機(jī)電路U3的反饋信號(hào)輸入端RX相連接且其與上位機(jī)相連接。

它還包括時(shí)鐘電路U4，所述的時(shí)鐘電路U4的時(shí)鐘信號(hào)輸出端CLK與CPLD可編程邏輯控制電路U2的時(shí)鐘信號(hào)輸入端CLK相連接。

所述的CPLD可編程邏輯控制電路U2的轉(zhuǎn)換數(shù)據(jù)的時(shí)鐘信號(hào)輸入端ADCLK與所述的16位串行A/D轉(zhuǎn)換器電路U1的轉(zhuǎn)換數(shù)據(jù)的時(shí)鐘信號(hào)輸出端ADCLK相連接。

所述的CPLD可編程邏輯控制電路U2的轉(zhuǎn)換數(shù)據(jù)的忙閑狀態(tài)信號(hào)輸入端ADBUSY與所述的16位串行A/D轉(zhuǎn)換器電路U1的轉(zhuǎn)換數(shù)據(jù)的忙閑狀態(tài)信號(hào)輸出端ADBUSY相連接。

所述的CPLD可編程邏輯控制電路U2的時(shí)鐘信號(hào)輸出端SCK與所述的單片機(jī)電路U3的時(shí)鐘信號(hào)輸入端SCK相連接。

所述的單片機(jī)電路U3外接復(fù)位電路和電源端的濾波電容，所述的單片機(jī)電路使用內(nèi)部晶振，單片機(jī)電路U3的復(fù)位端RST/C2CK串聯(lián)電阻R2，R2的另一端接R1和C15，R1的另一端接電源，C15的另一端接地。

所述的串口電平轉(zhuǎn)換電路U5外接多個(gè)電容，其15腳和16腳間串入電容C1，其16腳和2腳間串入電容C2，其1腳和3腳間串入電容C3，其4腳和5腳間串入電容C4，其6腳和地線間串入電容C13。

由于上述技術(shù)方案運(yùn)用，本發(fā)明與現(xiàn)有技術(shù)相比具有下列優(yōu)點(diǎn)：采用單片機(jī)與CPLD結(jié)合的方式處理16位串行A/D轉(zhuǎn)換器電路的轉(zhuǎn)換數(shù)據(jù)，硬件電路結(jié)構(gòu)簡(jiǎn)單、成本低；采用CPLD作為主控制芯片實(shí)現(xiàn)16位串行A/D轉(zhuǎn)換器電路和單片機(jī)及上位機(jī)間的通信；實(shí)現(xiàn)A/D數(shù)據(jù)輸出速率為9MHz時(shí)可以與單片機(jī)通信；能夠測(cè)得16位精度A/D轉(zhuǎn)換器的轉(zhuǎn)換誤差為4LSB。

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附圖說(shuō)明

附圖1為本發(fā)明的16位串行A/D轉(zhuǎn)換電路的電路圖；

附圖2為本發(fā)明的可編程邏輯控制電路的電路圖；

附圖3為本發(fā)明的單片機(jī)電路的電路圖；

附圖4為本發(fā)明的時(shí)鐘電路的電路圖；

附圖5為本發(fā)明的串口電平轉(zhuǎn)換電路的電路圖；

附圖6為本發(fā)明利用基于CPLD編程的高精度A/D轉(zhuǎn)換器的測(cè)試系統(tǒng)測(cè)試A/D轉(zhuǎn)換器的方法的程序流程圖。

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具體實(shí)施方式

下面結(jié)合附圖本發(fā)明作進(jìn)一步描述。