[發明專利]半導體器件

有效

• 申請號: 201210444288.2
• 申請日: 2012-11-08
• 公開（公告）號: CN103095283B
• 公開（公告）日: 2017-09-15
• 發明（設計）人: 宋星輝
• 申請（專利權）人: 愛思開海力士有限公司
• 主分類號: H03K19/08
• 分類號: H03K19/08
• 代理公司: 北京弘權知識產權代理事務所(普通合伙)11363
• 代理人: 石卓瓊,郭放

相關申請的交叉引用

本申請要求2011年11月8日提交的韓國專利申請No.10-2011-0116036的優先權，其全部內容通過引用合并于此。

技術領域

本發明的示例性實施例涉及半導體設計技術，且更具體而言，涉及包括用來支持預加重（pre-emphasis）操作的數據輸出電路的半導體器件。

背景技術

圖1A是說明現有的數據輸出電路的框圖。

參見圖1A，現有的數據輸出電路包括上拉前置主驅動器110、上拉主驅動器120、下拉前置主驅動器130和下拉主驅動器140。

上拉前置主驅動器110和下拉前置主驅動器130被配置成將輸出數據OUT_DATA反相并驅動，并且分別輸出上拉驅動數據PU_PMDATA和下拉驅動數據PD_PMDATA。

上拉主驅動器120被配置成在上拉驅動數據PU_PMDATA處于邏輯低電平的時段中將數據輸出焊盤DQ驅動至外部電源電壓VDD。

下拉主驅動器140被配置成在下拉驅動數據PD_PMDATA處于邏輯高電平的時段中將數據輸出焊盤DQ驅動至外部接地電壓VSS。

圖1B是解釋圖1A中所示的現有數據輸出電路的操作的時序圖。

參見圖1B，可以看出，當驅動至數據輸出焊盤DQ的輸出數據OUT_DATA在兩個或更多個數據周期期間維持相同邏輯電平時，數據輸出焊盤DQ的電壓電平升高為大于正常電平或下降為小于正常電平，即，數據輸出焊盤DQ的電壓電平變化。

具體地，在驅動至數據輸出焊盤DQ的輸出數據OUT_DATA在兩個數據周期期間維持邏輯低電平的時段1中，數據輸出焊盤DQ的電壓電平下降得比對應于邏輯低電平的正常電壓電平略多。

當在數據輸出焊盤DQ的電壓電平下降得比對應于邏輯低電平的正常電壓電平為略多之后，驅動至數據輸出焊盤DQ的輸出數據OUT_DATA從邏輯低電平變為邏輯高電平時，數據輸出焊盤DQ的電壓電平變得比對應于邏輯高電平的正常電壓電平略低（2）。在圖1B中，數據輸出焊盤DQ維持比對應于邏輯高電平的正常電壓電平略低的電壓電平的時段僅對應于一個數據周期。然而，由于此現象重復發生，因此數據輸出焊盤DQ的電壓電平變化不可避免地增大。

接著，在驅動至數據輸出焊盤DQ的輸出數據OUT_DATA在三個數據周期期間維持邏輯高電平的時段3中，數據輸出焊盤DQ的電壓電平升高得比對應于邏輯高電平的正常電壓電平略多。

當在數據輸出焊盤DQ的電壓電平升高得比對應于邏輯高電平的正常電壓電平略多之后，驅動至數據輸出焊盤DQ的輸出數據OUT_DATA從邏輯高電平變為邏輯低電平時，數據輸出焊盤DQ的電壓電平變得比對應于邏輯低電平的正常電壓電平略高（4）。在圖1B中，數據輸出焊盤DQ維持比對應于邏輯低電平的正常電壓電平略高的電壓電平的時段僅對應于一個數據周期。然而，由于此現象重復發生，因此數據輸出焊盤DQ的電壓電平變化不可避免地增大。

在上述數據輸出電路中，根據輸出數據OUT_DATA的邏輯電平，數據輸出焊盤DQ的電壓電平可變得高于或低于期望電平。因此，經由數據輸出焊盤DQ輸出的數據OUT_DATA的抖動會增大，即，符號間干擾（ISI）會變得嚴重。此外，歸因于此問題，可能無法充分地確保經由數據輸出焊盤DQ輸出的數據OUT_DATA的數據值窗口（data valued window，tDV）。在此情況下，可能發生數據輸出錯誤。

發明內容

本發明的實施例涉及一種數據輸出電路，所述數據輸出電路在連續輸入的兩個輸出數據具有相同邏輯電平時執行預加重操作。

根據本發明的一個實施例，一種半導體器件包括：主驅動單元，其被配置成接收輸出數據且將所接收的數據驅動至數據輸出焊盤；預加重數據發生單元，其被配置成對將輸出數據延遲一個數據周期而獲得的延遲數據與輸出數據進行比較，將比較結果延遲一個數據周期，以及輸出延遲的數據作為預加重數據；以及預加重驅動單元，其被配置成接收預加重數據且將所接收的數據驅動至數據輸出焊盤。

根據本發明的另一個實施例，一種半導體器件包括：主驅動單元，其被配置成將連續施加的第一至第三輸出數據驅動至數據輸出焊盤；以及預加重驅動單元，其被配置成如果第一輸出數據和第二輸出數據具有相同邏輯電平，則響應于第三輸出數據被驅動至數據輸出焊盤的操作，在與第一輸出數據和第二輸出數據的邏輯電平相反的驅動方向上驅動數據輸出焊盤。

附圖說明

圖1A是說明現有的數據輸出電路的框圖。