[發明專利]基于可逆邏輯的BCD碼十進制計數器

有效

• 申請號: 201210436842.2
• 申請日: 2012-11-06
• 公開（公告）號: CN102916691A
• 公開（公告）日: 2013-02-06
• 發明（設計）人: 管致錦;張海豹;鹿玉;程學云;何金鳳;魯燦鋼;王偉;孟春晨;馬敬超
• 申請（專利權）人: 南通大學
• 主分類號: H03K23/72
• 分類號: H03K23/72
• 代理公司: 南京正聯知識產權代理有限公司 32243
• 代理人: 顧伯興

技術領域

本發明涉及信息技術領域的低功耗組合邏輯電路設計，特別涉及一種低功耗的BCD碼十進制計數器。

背景技術

計數器是最常用的時序電路之一，不僅可以用于對脈沖計數，還可以用于分頻、定時、產生節拍脈沖以及其他時序信號。二進制計數器具有電路結構簡單、運算方便等特點，但是日常生活中所接觸的大部分都是十進制數，特別是當二進制數的位數較多時，閱讀非常困難，有必要設計十進制計數器。但傳統的十進制計數器是不可逆的，存在信息位的丟失，能耗較大。

Landauer已證實，由與門、異或門等這些不可逆的傳統邏輯門構造的電路在運行過程中，不可避免的會產生能量的損耗。因為在計算過程中，每比特信息的丟失會消耗????????????????????????????????????????????????焦耳的能量，其中是波爾茨曼常量，是絕對溫度。盡管與其它形式的能耗相比，是一個非常小的量，但在計算中消耗的總能量同信息丟失的個數是成正比。也就是說，隨著信息丟失個數的增加，能耗也隨之增加，所以在進行低能耗電路設計時，這一能耗不能忽視。

發明內容

本發明的目的是為了克服以上的不足，提供一種可以大大降低系統能耗的基于可逆邏輯的BCD碼十進制計數器。

???本發明的目的通過以下技術方案來實現：

所述基于可逆邏輯的BCD碼同步十進制計數器由四個可逆JK觸發器、一個F5門、兩個TOF門、兩個FG門和一個NG門級聯而成，四個可逆JK觸發器的輸入向量，分別是（C，1，1），（C，，），（C，，），（C，，）；四個可逆JK觸發器輸出變量分別是（C，g₀，），（C，g₁，），（C，g₂，），（C，g₃，）；將第一個可逆JK觸發器J₀和K₀輸入端置1；將F5門的其中一個輸出端級聯至第二個可逆JK觸發器的K₁端；將Q₃輸出端級聯至FG門的第一個輸入端，同時將其第二個輸入信號置1，用來產生信號；再通過一個TOF門來產生，將其產生信號端級聯至J₁端；將F5門的一個輸出端級聯至NG門的第二個輸入端，同時為避免扇出使用一個FG門復制一個信號作為NG的第一個輸入信號，繼而NG門輸出3個信號，將兩個信號輸出端分別級聯至J₂端和K₂端；在上一步中已經獲得了信號，通過一個FG復制一個信號；將上述兩信號輸出端分別級聯至TOF門的第一個和第二個輸入端，第三輸入端置0，來實現信號和信號與功能；將TOF輸出信號端級聯至J₃端，將F5門的其中一個輸出端級聯至K₃端；由于可逆JK觸發器的C端的輸入輸出的信號相同都為時鐘信號，故直接將四個可逆觸發器的C輸入輸出端依次次級聯即可。所述基于可逆邏輯的BCD碼同步十進制計數器采用四個可逆JK觸發器的狀態來表示一位十進制數的四位二進制編碼，即采用8421BCD碼的編碼方式來表示一位十進制數；計數器實際上是對時鐘脈沖C進行計數，每來一個時鐘脈沖，計數器狀態改變一次；計數器在每一個時鐘脈沖的作用下，觸發器輸出編碼加1，編碼順序與8421碼一致，每十個時鐘脈沖完成一個計數周期；輸入第九個計數脈沖時，計數器的狀態為，這時J₃=0，K₃=1；輸入第十個計數脈沖時，計數器從1001狀態返回到初始的0000狀態；其中,?，,為計數狀態輸出值。