[發明專利]芯片式排列電阻器及其制造方法

有效

• 申請號: 201210424176.0
• 申請日: 2012-10-30
• 公開（公告）號: CN103632778A
• 公開（公告）日: 2014-03-12
• 發明（設計）人: 王萬平
• 申請（專利權）人: 旺詮股份有限公司
• 主分類號: H01C1/142
• 分類號: H01C1/142;H01C7/00;H01C13/02;H01C17/065;H01C17/28
• 代理公司: 北京泰吉知識產權代理有限公司 11355
• 代理人: 張雅軍

1.一種芯片式排列電阻器，包含一個由絕緣材料構成并概呈長矩形薄片的基板本體、多個由導電材料構成并分別呈膜狀的接觸電極，及多個分別由具有預定阻值的導電材料構成并呈膜狀的電阻，所述的基板本體具有一個基面、一個相反于該基面的頂面、兩個分別連接該基面與頂面短邊的短側面，及兩個分別連接該基面與頂面長邊的長側面；其特征在于：

所述的基面包括多個彼此間隔且臨靠近兩個長邊邊緣分布的電極印刷部，所述的芯片式排列電阻器還包含多個凹陷圖案，每一個凹陷圖案臨靠近該基板本體的兩個長邊邊緣且沿一個自該基面向該頂面的方向形成于每一個電極印刷部，每一個接觸電極填覆滿每一個凹陷圖案地形成于每一個電極印刷部上，每一個電阻形成于其中任兩個彼此相對的電極印刷部間的基面區域上，且相反兩側分別與形成在所述兩個相對的電極印刷部上的接觸電極接觸并電連接。

2.根據權利要求1所述的芯片式排列電阻器，其特征在于：所述的凹陷圖案分別包括至少一條刻痕。

3.根據權利要求2所述的芯片式排列電阻器，其特征在于：所述的凹陷圖案是以鉆石刀切割，及激光切割的其中至少一種方式形成。

4.根據權利要求3所述的芯片式排列電阻器，其特征在于：所述的芯片式排列電阻器還包含一層蓋覆所述的電阻的絕緣保護層。

5.根據權利要求3或4所述的芯片式排列電阻器，其特征在于：所述接觸電極分別包括至少一層覆蓋于該電極印刷部且位于所述基面與該電阻對應側間的接觸電極增長膜及一層位于所述接觸電極增長膜與該電阻對應側的增厚層。

6.一種芯片式排列電阻器的制造方法；其特征在于：

所述的芯片式排列電阻器的制造方法包含：

一個基板本體定義步驟，于一片由絕緣材料構成的薄板以多條彼此呈預定間距且交錯分布的折粒線定義出多個呈多組排列的基板本體，其中，每一個基板本體具有一個包括多塊彼此間隔且臨靠近兩條長邊邊緣分布的電極印刷部的基面，及一個相反于該基面的頂面；

一個圖案形成步驟，以鉆石刀切割，及激光切割其中至少一種方式于所述的基板本體的基面的電極印刷部形成一個自該基面向該頂面方向凹陷的凹陷圖案；

一個膜體形成步驟，用導電材料構成的糊狀材料填覆滿每一個凹陷圖案地定著于每一個電極印刷部而形成多個接觸電極增長膜；

一個電阻形成步驟，用具有預定阻值的糊狀導電材料定著于所述的電極印刷部間的基面區域上而形成多個電阻，其中，每一個電阻的相反兩側分別與其中兩個彼此相對的接觸電極增長膜接觸并電連接；

一個薄板切割步驟，沿所述的折粒線切割定著形成有所述的接觸電極增長膜與所述的電阻的薄板，得到多個芯片式排列電阻器半成品；及

一個接觸電極形成步驟，自所述的芯片式排列電阻器半成品的多個接觸電極增長膜披覆導體材料而增厚成多個接觸電極，并得到多個芯片式排列電阻器。

7.根據權利要求6所述的芯片式排列電阻器的制造方法，其特征在于:于所述的電阻形成步驟與薄板切割步驟間還包含一個用絕緣材料形成多層分別蓋覆所述的電阻的絕緣保護層的保護層形成步驟。