[發明專利]多通道ARINC429總線接口

有效

• 申請號: 201210419754.1
• 申請日: 2012-10-28
• 公開（公告）號: CN102932489A
• 公開（公告）日: 2013-02-13
• 發明（設計）人: 李聲飛;代華山;羅海明
• 申請（專利權）人: 中國電子科技集團公司第十研究所
• 主分類號: H04L29/10
• 分類號: H04L29/10;H04L12/40;H04L25/02
• 代理公司: 成飛(集團)公司專利中心 51121
• 代理人: 郭純武

1.一種多通道ARINC429總線接口，包括，收發ARINC429總線接口模塊數據的DSP處理器模塊和總線驅動模塊，其特征在于，ARINC429總線接口模塊基于FPGA實現，DSP處理器模塊采用高速數字信號處理芯片作為主控芯片，完成與ARINC429總線接口間數據收發控制和通道參數配置，ARINC429總線接口模塊具有2個通道控制器，一個提供4路發送通道數據路徑的發送通道控制器、一個提供8路接收通道數據路徑的接收通道控制器，DSP處理器模塊發送數據時，首先由發送通道控制器寫入待發送的數據和命令信息，選擇發送通道號和設置發送速率，在FPGA內部對數據進行處理和組包，在精確時序控制下，將組包后的并行數據轉換成串行數字信號，送入總線驅動模塊，經總線驅動模塊內置的驅動電路總線緩沖、電壓比較和波形成形，將數字信號轉換成符合ARINC429總線電平的模擬信號，發送到預設的發送通道。

2.如權利要求1所述的多通道ARINC429總線接口，其特征在于，總線驅動模塊含有依次串聯的總線緩沖電路、電壓比較電路和波形成形電路，由此構成的總線驅動電路，完成數字信號與符合ARINC429總線電平的模擬信號間轉換。

3.如權利要求1所述的多通道ARINC429總線接口，其特征在于，當來自外部ARINC429總線模擬信號到來時，先經過總線驅動模塊電平轉換、總線緩沖后，將ARINC429電平特性的模擬信號轉換為FPGA可采樣的兩路ARINC429RX±差分數字信號，送到FPGA的數據接收端，FPGA接收端檢測到有效數據幀到來后，按預設的總線傳輸速率開始接收數據，在FPGA內部完成串并轉換、解碼、接收緩存和處理，并在接收完一幀數據后，發送中斷信號通知DSP處理器模塊接收數據。

4.如權利要求1所述的多通道ARINC429總線接口，其特征在于，DSP處理器模塊通過查詢接收通道相連的中斷處理寄存器判斷接收通道號，調用相應中斷處理函數來接收數據。

5.如權利要求1所述的多通道ARINC429總線接口，其特征在于，DSP處理器模塊按先寫低位再寫高位順序，向發送通路寄存器寫入寬度為32Bit的待發送數據,再寫入發送控制命令。

6.如權利要求1所述的多通道ARINC429總線接口，其特征在于，DSP處理器模塊通過寫入數據/命令信息將32Bit的數據發送至FPGA，FPGA設置通道參數模塊在接收到數據和指令后，首先解析控制命令并按照要求設置通道控制器的發送通道號、通道開/斷狀態、奇偶校驗模式、數據傳輸速率等參數，然后通過內置添加校驗模塊對待發送數據添加校驗信息，將處理后的校驗數據緩存至發送緩存模塊，再經編碼模塊完成數據編碼，通過并串轉換模塊將并行數據轉換為串行數據，最后在并串轉換模塊嚴格的時鐘控制下，輸出符合ARINC429通信協議的兩路ARINC429TX±差分數字信號，輸出的差分數字信號經總線驅動模塊，將差分數字信號轉換成符合ARINC429總線電平的模擬信號，發送到預設的發送通道。

7.如權利要求1所述的多通道ARINC429總線接口，其特征在于，ARINC429總線接口模塊在晶振輸出的精確時鐘控制下，在FPGA內部設置了寬度為5個時鐘周期的滑動判決窗口，對接收到的ARINC429比特電平進行采樣判決。

8.如權利要求1所述的多通道ARINC429總線接口，其特征在于，ARINC429總線接口模塊接收到數據和指令后，將待發送數據緩存至發送緩存模塊中，并解析控制命令，根據通道控制器要求設置奇偶校驗模式、數據發送速率，在FPGA內部完成添加校驗、數據編碼和并串轉換。

9.如權利要求1所述的多通道ARINC429總線接口，其特征在于，FPGA內部采用滑動窗口對每個ARINC429比特電平進行采樣，再通過并串轉換模塊將串行數據轉換為并行數據，然后經解碼模塊對并行數據進行解碼，以32個數據組成一個數據包，將數據包緩存至接收緩存模塊中，通過FPGA內置的數據處理模塊完成數據處理后，經中斷信號模塊發送中斷信號，通知處理器接收32Bit數據，處理器接收中斷處理模塊通過查詢到接收到的中斷信號，判斷接收通道號并調用相應的中斷處理程序來接收數據。

10.權利要求1所述的多通道ARINC429總線接口，其特征在于，通過總線驅動模塊電平轉換后的ARINC429信號，每個比特流持續時間是100個時鐘周期。