[發明專利]基于錢搜索算法和福尼算法的并行電路及RS譯碼電路

有效

• 申請號: 201210418532.8
• 申請日: 2012-10-26
• 公開（公告）號: CN102970049A
• 公開（公告）日: 2013-03-13
• 發明（設計）人: 張民;韓衛平;張治國;陳雪
• 申請（專利權）人: 北京郵電大學
• 主分類號: H03M13/15
• 分類號: H03M13/15
• 代理公司: 北京路浩知識產權代理有限公司 11002
• 代理人: 王瑩

1.一種基于錢搜索算法和福尼算法的并行電路，其特征在于，所述并行電路用于計算RS譯碼過程中發生的錯誤位置與產生的錯誤值，包括：偶數項錢搜索電路模塊、奇數項錢搜索電路模塊、奇數項福尼電路模塊、偶數項福尼電路模塊、第一加法模塊、第二加法模塊、求倒數模塊和乘法模塊；其中，

所述偶數項錢搜索電路模塊用于并行計算錯誤位置多項式中的偶數項的和，所述奇數項錢搜索電路模塊用于并行計算錯誤位置多項式中的奇數項的和，所述偶數項錢搜索電路模塊和奇數項錢搜索電路模塊的輸出經過第一加法模塊后在一個時鐘周期內共計算得到p個錯誤位置；所述奇數項福尼電路模塊用于并行計算錯誤值多項式中的奇數項的和，所述偶數項福尼電路模塊用于并行計算錯誤值多項式中的偶數項的和，所述奇數項福尼電路模塊和偶數項福尼電路模塊經過第二加法模塊和乘法模塊后在一個所述時鐘周期內共計算得到p個錯誤值；

所述偶數項錢搜索電路模塊的輸出端連接到所述第一加法模塊的輸入端，所述奇數項錢搜索電路模塊的輸出端連接到所述第一加法模塊和所述求倒數模塊的輸入端，所述求倒數模塊的輸出端連接到所述乘法模塊的輸入端，所述奇數項福尼電路模塊和偶數項福尼電路模塊的輸出端連接到所述第二加法模塊的輸入端，所述第二加法模塊的輸出端連接到所述乘法模塊的輸入端，所述第一加法模塊輸出p個錯誤位置，所述乘法模塊輸出p個錯誤值，所述p個錯誤位置和p個錯誤值作為所述并行電路的輸出數據，p為大于1的整數。

2.如權利要求1所述的并行電路，其特征在于，所述偶數項錢搜索電路模塊、奇數項錢搜索電路模塊、奇數項福尼電路模塊和偶數項福尼電路模塊均包括多個計算子模塊以及多個加法器；每個計算子模塊包括二選一選擇器、寄存器以及多個乘法器，且二選一選擇器的輸出端連接到每個乘法器的輸入端，其中一個乘法器的輸出端連接到寄存器的輸入端，寄存器的輸出端連接到二選一選擇器的輸入端；對于每個計算子模塊，其中乘法器的輸出端一對一地連接到加法器的輸入端；所述多個加法器的輸出為偶數項錢搜索電路模塊、奇數項錢搜索電路模塊、奇數項福尼電路模塊和偶數項福尼電路模塊的輸出數據。

3.如權利要求2所述的并行電路，其特征在于，所述加法器所做的加法均是伽羅華域上的加法，所述乘法器所做的乘法均是伽羅華域上的乘法，且所述乘法器的系數均屬于相同的伽羅華域。

4.如權利要求1所述的并行電路，其特征在于，所述求倒數模塊為只讀ROM。

5.如權利要求2或3所述的并行電路，其特征在于，所述多個計算子模塊的個數為t/2，其中，t=(n-k)/2，n表示RS譯碼的碼字長度，k表示RS譯碼的信息位長度。

6.一種RS譯碼電路，其特征在于，包括如權利要求1~5中任一項所述的并行電路。