[發明專利]具有穿過襯底通路(TSV)的半導體結構及其形成方法

有效

• 申請號: 201210407786.X
• 申請日: 2012-10-24
• 公開（公告）號: CN103066059B
• 公開（公告）日: 2018-05-22
• 發明（設計）人: T·B·濤;J·E·卡亞斯;H·A·魯爾達;P·W·桑德斯
• 申請（專利權）人: 恩智浦美國有限公司
• 主分類號: H01L23/538
• 分類號: H01L23/538;H01L29/78;H01L21/768;H01L21/336
• 代理公司: 中國國際貿易促進委員會專利商標事務所 11038
• 代理人: 金曉

一種半導體器件結構(10)包括襯底(12)，所述襯底具有第一濃度和第一導電類型的背景摻雜。穿過襯底通路(TSV)(46)穿過所述襯底。半導體器件(20?30)耦合到襯底上第一側的TSV。摻雜區域具有大于第一濃度的第二濃度和第一導電類型的摻雜。

技術領域

本發明一般涉及半導體工藝，更準確地，涉及具有穿過襯底通路(TSV)的半導體結構及其形成方法。

背景技術

在當前的半導體技術中，穿過襯底通路(TSV)可用于提供從集成電路襯底頂部到集成電路襯底背面的連接路徑。這允許到集成電路的背面連接。例如，TSV可用于制造到地的背面連接。

附圖說明

通過舉例的方式示出了本發明，但本發明不限于附圖，其中同樣的標注符號表明相同的部件。為了簡單和清晰而示出了附圖的部件，其并不一定是按比例描繪的。

圖1示出了根據本發明一個實施例的工藝最初階段的半導體結構的截面圖。

圖2示出了根據本發明一個實施例的工藝隨后階段的圖1的半導體結構的截面圖。

圖3示出了根據本發明一個實施例的工藝隨后階段的圖2的半導體結構的截面圖。

圖4示出了根據本發明一個實施例的工藝隨后階段的圖3的半導體結構的截面圖。

圖5示出了根據本發明一個實施例的工藝隨后階段的圖4的半導體結構的截面圖。

圖6示出了根據本發明一個實施例的工藝隨后階段的圖5的半導體結構的截面圖。

圖7示出了根據本發明一個實施例的工藝隨后階段的圖6的半導體結構的截面圖。

圖8示出了根據本發明一個實施例的工藝隨后階段的圖7的半導體結構的截面圖。

圖9示出了根據本發明一個實施例的工藝隨后階段的圖8的半導體結構的截面圖。

圖10示出了根據本發明一個實施例的工藝隨后階段的圖4的半導體結構的截面圖。

圖11示出了根據本發明一個實施例的工藝隨后階段的圖10的半導體結構的截面圖。

圖12示出了根據本發明一個實施例的PIN結構的3維形式。

圖13示出了根據本發明一個實施例的具有傳輸線的PIN結構的3維形式。

圖14示出了根據本發明一個實施例的具有感應線圈的PIN結構的3維形式。

具體實施方式

在本發明的一個實施例中，TSV被用于提供從襯底頂部上的器件到襯底背面的路徑，例如背面接地。該器件可以是用于高壓應用的LDMOS器件，例如RF或者功率放大器應用。LDMOS器件由于其高擊穿電壓而可用于這樣的高壓應用。在一個實施例中，TSV用于提供到LDMOS器件的源極的背面接地連接。在一個實施例中，大于或等于20伏特的高電壓被施加到LDMOS器件的漏極。然而，當高電壓施加到器件的漏極并且源極接地，可以觀察到大的漏極漏泄電流。該漏極漏泄電流取決于施加的漏極電壓和LDMOS器件的漏極區到TSV的接近程度以及雜質濃度。在高密度設計中，要求LDMOS器件和TSV之間的間隔能夠減少該漏極泄漏，但是這樣的間隔很大。因此，在一個實施例中，沿著TSV的側壁形成重摻雜區域，以便改變TSV和襯底之間金屬-半導體接觸分界面的物理性質，這導致了減小的漏極漏泄電流并且提前杜絕了反偏壓漏極-源極結擊穿。用這樣的方式，不必改變現有的TSV間隔要求。