[發明專利]邊沿時間讀出電路

有效

• 申請號: 201210405080.X
• 申請日: 2012-10-22
• 公開（公告）號: CN102957404A
• 公開（公告）日: 2013-03-06
• 發明（設計）人: 不公告發明人
• 申請（專利權）人: 成都微陣列電子有限責任公司
• 主分類號: H03K5/156
• 分類號: H03K5/156
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及一種傳感器讀出電路，尤其涉及一種以邊沿發生時間為輸出的傳感器的讀出電路。

背景技術

傳感器電路通常將目標物理量轉換為電平量或時間量以進行測量，再對測量結果基于傳感器電路的轉換方程進行逆向變換，以實現對目標物理量的間接測量。在大規模成組的陣列傳感器中，由于串行輸出的必要性，大都采用并行采集串行讀出的成組架構，每個單元的平均讀出時間乘以單元數量即為幀采集時間的下界。時間量測量方式中每個單元的讀出時間遠大于電平量測量方式中每個單元的讀出時間，導致現有陣列傳感器幾乎全部采用電平量測量方式，以保證傳感器幀率。其典型特征是以可編程放大器和模數轉換器ADC為讀出電路，如CMOS光電圖像傳感器、紅外熱像儀、電阻陣列傳感器。

以時間量作為測量方法，包括充放電時間測電容、充電時間測電流、充放電時間測電阻等，電路的輸出為持續上升或持續下降的電平，可視作模擬邊沿信號。將模擬邊沿信號的電平與參考電平通過電壓比較器進行比較，模擬邊沿信號的電平變化通過參考電平導致比較器翻轉形成的數字邊沿信號，基于數字時鐘進行采樣，可通過計數獲得邊沿發生時間。這種讀出電路具備低噪和小型化優勢，但較長的讀出時間限制了其在陣列傳感器中的應用。這是由于串行讀出架構下，時間量陣列傳感器的單幀采集時間比電平量陣列傳感器高約2個數量級，這既滿足不了圖像同步性要求，也滿足不了絕大多數應用系統對采集幀率的要求。

發明內容

本發明的目的是提供一種邊沿時間讀出電路，具有低噪、可成組并行、可將并行讀出數據轉換為串行輸出的特性，從而使邊沿時間讀出電路可成組，進而使時間量測量方式的傳感器可成組為陣列傳感器。

為達到上述目的，本發明提供了一種邊沿時間讀出電路，如圖1所示，包括模數轉換模塊（1）、“邊沿—脈沖”轉換模塊（2）、時間序列生成模塊（3）、快照模塊（4）和讀取模塊（5），以及模擬邊沿信號端口（0）、參數輸入端口（6）、地址輸入端口（7），讀出數據輸出端口（8）。如圖7所示，模擬邊沿信號（0S）與參考電平（11S）由模數轉換模塊（1）的電壓比較器（12）轉換為數字邊沿信號（12S）；數字邊沿信號（12S）由“邊沿—脈沖”轉換模塊（2）的邊沿觸發器（21）同步到讀出時鐘（CLK）上升沿轉換為數字同步邊沿信號（21S）；數字同步邊沿信號（21S）由“邊沿—脈沖”轉換模塊（2）的延時電路1（22）延遲轉換為數字延遲邊沿信號1（22S）；數字同步邊沿信號（21S）由“邊沿—脈沖”轉換模塊（2）的延時電路2（23）延遲轉換為數字延遲邊沿信號2（23S）；數字延遲邊沿信號1（22S）和數字延遲邊沿信號2（23S）通過“邊沿—脈沖”轉換模塊（2）的異或電路（24）轉換為數字脈沖信號（24S）；快照模塊（4）的電平觸發器（41）在數字脈沖信號（24S）的脈沖結束時刻，鎖存時間序列生成器（3）生成的時間函數序列（3S），從而生成了傳感器讀出時間量（41S）。

時間函數序列（3S）還可對原始傳感器讀出時間量進行函數變換，函數形式包括線性函數、多項式函數、分段函數等，按照傳感器物理轉換方程決定的時間軸開窗和非線性矯正要求進行設計。上層電路通過參數輸入端口（30）提供函數參數和控制信號指令，配置寄存器（31）將函數參數和控制信號指令儲存并傳輸給函數序列發生器（32）；函數序列發生器（32）依據讀出時鐘（CLK）逐周期生成和更新時間函數序列（3S）。

如圖5所示，讀取模塊由地址解碼器（51）、數據總線（52）組成；地址解碼器（51）的輸入端（50）與地址輸入端口（7）連接，將地址從二進制碼解碼為獨熱碼輸出到讀使能輸出端（53），使快照模塊（4）的讀取控制器（42）只有一個使能端為1；數據總線（52）的輸入端（54）逐個與各快照模塊（4）的讀取控制器（42）的輸出端連接，用邏輯或二叉樹電路將使能端為1的快照模塊（4）的讀取控制器（42）的輸出電平傳輸到輸出端（55），輸出端（55）與讀出數據輸出端口（8）連接；當并行讀出過程完畢，上層電路向地址輸入端口（7）提供連續遞增地址，就可從讀出數據端口（8）串行讀取讀出時間量。

附圖說明

圖1是本發明提供的電路模塊連接圖

圖2是本發明提供的模數轉換模塊電路原理圖

圖3是本發明提供的“邊沿-脈沖”轉換模塊電路原理圖

圖4是本發明提供的時間序列生成模塊連接圖

圖5是本發明提供的快照模塊電路原理圖

圖6是本發明提供的讀取模塊電路原理圖

圖7是本發明提供的信號轉換示意圖