[發明專利]一種半導體器件的制造方法

在審

• 申請號: 201210398957.7
• 申請日: 2012-10-18
• 公開（公告）號: CN103779204A
• 公開（公告）日: 2014-05-07
• 發明（設計）人: 韋慶松;于書坤
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/324
• 分類號: H01L21/324;H01L21/8238
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

技術領域

本發明涉及半導體技術領域，具體而言涉及一種半導體器件的制造方法。

背景技術

在半導體技術領域中，對于45nm節點以下的先進的半導體技術，應力工程成為器件性能提升的最重要的因素之一。對于PMOS，鍺硅技術可以通過給溝道施加壓應力來提高載流子遷移率。但是，在現有技術中，在鍺硅（SiGe）工藝中很容易產生鍺硅堆疊位錯（stack?false）問題，它會導致施加在溝道的應力（壓應力）減小，進而減低PMOS的性能。因此，鍺硅堆疊位錯一直是影響鍺硅技術效果進而影響半導體器件性能的一大因素。

在現有技術中，導致鍺硅堆疊位錯的因素主要有如下兩個方面：第一、半導體襯底（一般為Si）的表面不干凈和被氧化；第二、半導體襯底（一般為Si）的非晶化（amorphous）。因此，為了避免鍺硅堆疊位錯造成的PMOS性能降低（整個半導體器件的性能也會相應降低）的問題，必須減少和避免上述兩個方面的因素出現。

對于半導體襯底表面不干凈和被氧化的問題，其主要是由于對半導體襯底表面清洗不徹底所致。一般而言，可以通過增加鍺硅工藝中的濕法工藝（包括光刻膠剝離、凹槽濕法刻蝕和預清洗等）的工藝量和減少鍺硅工藝的前面相關工藝（比如PMOS的凹槽刻蝕工藝）的副產品的方式，來減少半導體襯底的表面不干凈和被氧化的問題。因此，在現有技術中，一般可以通過優化工藝條件進行控制。

對于半導體襯底的非晶化問題，其主要是由鍺硅工藝之前的離子注入工藝（形成LDD或源/漏極的步驟）以及PMOS硅凹槽的干法刻蝕工藝（主要在等離子體刻蝕步驟）所導致。在現有技術中，一般通過在鍺硅沉積前進行預烘烤（pre-bake）的方式使半導體襯底表面重新結晶化，來改善等離子體刻蝕導致的非晶化問題。然而，低溫烘烤對于改善半導體襯底的非晶化并不起作用，而高溫烘烤則將造成半導體襯底的Si遷移（Si發生熔化和流動）進而導致預定形狀（比如Sigma形）的硅凹槽的尖端部位變圓，進而導致鍺硅層的應力增強作用被減弱。因此，如何解決半導體襯底的非晶化問題，成為解決鍺硅堆疊位錯的關鍵。

為了解決上述問題，尤其是半導體襯底的非晶化問題導致的鍺硅堆疊位錯問題，有必要提出一種新的半導體器件的制造方法。

發明內容

針對現有技術的不足，本發明提供一種半導體器件的制造方法，包括：

步驟S101：提供半導體襯底，所述半導體襯底包括NMOS區和PMOS區，所述NMOS區包括NMOS的柵極結構和偏移側壁層，所述PMOS區包括PMOS的柵極結構和偏移側壁層；

步驟S102：對所述半導體襯底的PMOS區進行LDD處理；

步驟S103：在所述半導體襯底上形成鍺硅遮蔽層，所述鍺硅遮蔽層覆蓋整個所述半導體襯底；

步驟S104：對所述半導體襯底進行干法刻蝕以在所述PMOS的柵極結構的兩側形成凹槽；

步驟S105：對所述半導體襯底進行退火處理；

步驟S106：對所述半導體襯底進行濕法刻蝕以改善所述凹槽的形狀，其中，改善形狀后的所述凹槽為sigma型；

步驟S107：在所述凹槽中形成鍺硅層。

其中，所述NMOS的柵極結構和PMOS的柵極結構均包括：多晶硅層和位于其上的柵極硬掩模。

優選的，所述步驟S102包括如下步驟：

步驟S1021：在所述半導體襯底上形成第一圖形化的光刻膠，所述第一圖形化的光刻膠覆蓋所述PMOS區；

步驟S1022：對所述NMOS區進行輕摻雜處理，在所述NMOS的柵極結構兩側的所述半導體襯底上形成輕摻雜區；

步驟S1023：去除所述第一圖形化的光刻膠；

步驟S1024：在所述半導體襯底上形成第二圖形化的光刻膠，所述第二圖形化的光刻膠覆蓋所述NMOS區；

步驟S1025：對所述PMOS區進行輕摻雜處理，在所述PMOS的柵極結構兩側的所述半導體襯底上形成輕摻雜區；

步驟S1026：去除所述第二圖形化的光刻膠。

優選的，在所述步驟S103中，所述鍺硅遮蔽層包括氧化硅層和位于其上的氮化硅層。

優選的，所述步驟S104包括如下步驟：

在所述半導體襯底上形成第三圖形化的光刻膠，所述第三圖形化的光刻膠覆蓋所述NMOS區；

對所述半導體襯底進行干法刻蝕，在所述PMOS的柵極結構兩側的所述半導體襯底上刻蝕出凹槽；

去除所述第三圖形化的光刻膠。