[發明專利]用于可編程邏輯器件的寬范圍可編程能力的異構收發器體系結構

有效

• 申請號: 201210397425.1
• 申請日: 2007-01-15
• 公開（公告）號: CN102882512A
• 公開（公告）日: 2013-01-16
• 發明（設計）人: S·舒馬拉耶夫;B·W·貝芮扎;C·H·李;R·H·帕特爾;W·王
• 申請（專利權）人: 阿爾特拉公司
• 主分類號: H03K19/177
• 分類號: H03K19/177
• 代理公司: 北京紀凱知識產權代理有限公司 11245
• 代理人: 趙蓉民

1.一種串行數據接收器，其包括：

多個第一信道，每個第一信道具有6Gbps串行比特率工作范圍，其中所述多個第一信道中的每一個被配置為接收串行比特率高達所述6Gbps串行比特率工作范圍的串行數據信號，

第二信道，其具有10Gbps串行比特率工作范圍，其中所述第二信道被配置為接收具有所述10Gbps串行比特率的串行數據信號，所述10Gbps串行比特率超過所述多個第一信道中的每一個的所述6Gbps串行比特率工作范圍，

時鐘信號分配電路系統，其包括：

一組第一導體，其將第一、第二和第三時鐘信號分配給所述多個第一信道；和

用于允許所述多個第一信道中的每一個選擇所述第一、第二或第三時鐘信號以便該信道使用的電路，和

不同于該組第一導體的第二導體，其將所述第三時鐘信號分配給所述第二信道。

2.根據權利要求1所述的串行數據接收器，其中所述第一時鐘信號適合于所述6Gbps串行比特率工作范圍，而所述第三時鐘信號適合于所述10Gbps串行比特率工作范圍。

3.根據權利要求2所述的串行數據接收器，其中所述時鐘分配電路系統包括專用于傳輸所述第二時鐘信號至所述第二信道的電路系統。

4.根據權利要求1所述的串行數據接收器，其中所述第二信道被配置為接收所述第二時鐘信號而不接收所述第一時鐘信號。

5.根據權利要求1所述的串行數據接收器，進一步包括：

第一鎖相環電路，其提供所述第一時鐘信號；和

第二鎖相環電路，其提供所述第三時鐘信號。

6.根據權利要求1所述的串行數據接收器，其中：

所述多個第一信道中的一個信道進一步包括第一發射器電路，其中所述第一發射器電路被配置成將并行數據轉換為串行數據，以便以所述6Gbps串行比特率工作范圍傳輸；和

所述第二信道進一步包括第二發射器電路，其中所述第二發射器電路被配置成將并行數據轉換為串行數據，以便以所述10Gbps串行比特率工作范圍傳輸。

7.根據權利要求6所述的串行數據接收器，其中：

所述多個第一信道中的一個信道進一步包括第一編碼器電路系統和第一解碼器電路系統，所述第一編碼器電路系統和第一解碼器電路系統被配置成工作在所述6Gbps串行比特率工作范圍，其中所述第一編碼器電路系統的輸出耦合于所述第一發射器電路，并且所述第一解碼器電路系統的輸入耦合為接收所述多個第一信道中的所述一個信道的所述第一時鐘數據恢復電路的輸出；以及

所述第二信道進一步包括第二編碼器電路系統和第二解碼器電路系統，所述第二編碼器電路系統和第二解碼器電路系統被配置成工作在所述10Gbps串行比特率工作范圍，其中所述第二編碼器電路系統的輸出耦合于所述第二發射器電路，并且所述第二解碼器電路系統的輸入耦合為接收所述多個第一信道中的所述一個信道的所述第一時鐘數據恢復電路系統的輸出。

8.根據權利要求1所述的串行數據接收器，其中所述時鐘信號分配電路系統包括：

與所述多個第一信道中的第一個信道關聯的第一可編程元件，其中所述第一可編程元件可操作用于將所述多個第一信道中的所述第一個信道耦合至：（1）所述第一導體中的一個導體；或（2）所述第二導體。

9.根據權利要求1所述的串行數據接收器，進一步包括：

物理編碼子層，其耦合于所述多個第一信道和所述第二信道，其中所述物理編碼子層的第一部分包括可工作于所述6Gbps串行比特率工作范圍的電路系統，并且所述物理編碼子層的第二部分包括可工作于所述10Gbps串行比特率工作范圍的電路系統，其中所述第一部分耦合于所述多個第一信道，而所述第二部分耦合于所述第二信道；以及

耦合于所述物理編碼子層的可編程邏輯器件。