[發明專利]占空比校正裝置及相關方法

有效

• 申請號: 201210394769.7
• 申請日: 2012-10-17
• 公開（公告）號: CN103051337A
• 公開（公告）日: 2013-04-17
• 發明（設計）人: 薛育理;沈致賢;詹景宏
• 申請（專利權）人: 聯發科技股份有限公司
• 主分類號: H03L7/18
• 分類號: H03L7/18
• 代理公司: 北京萬慧達知識產權代理有限公司 11111
• 代理人: 于淼;楊穎

【技術領域】

本發明有關于一種電子裝置，特別是關于一種占空比校正裝置。

【背景技術】

倍頻器(Frequency?Doubler)在數字電路和現今的頻率合成器中為一常見元件，其用以降低相位噪聲。在理想情況下，倍頻器可根據一輸入時鐘信號來產生一輸出時鐘信號，其中該輸出時鐘信號的頻率恰為該輸入時鐘信號的頻率的兩倍。

實際上，輸入時鐘信號通常會有占空比誤差(Duty?Cycle?Error)，這導致頻域中產生參考雜散(Reference?Spur)，并使得相關的模擬電路或數字電路的性能下降。因此，有必要設計一種新的占空比校正裝置來克服上述問題。

【發明內容】

有鑒于此，本發明實施例提供一種占空比校正裝置及相關方法，以解決上述占空比誤差的問題。

在一實施例中，本發明提供一種占空比校正裝置，包括：輸入校正電路，根據第一控制信號校正輸入時鐘信號，以產生輸入校正時鐘信號；延遲鏈，包括串聯耦接的多個延遲單元，該延遲鏈用以延遲該輸入校正時鐘信號，于該延遲鏈的第一節點處產生第一延遲時鐘信號，并于該延遲鏈的第二節點處產生第二延遲時鐘信號，其中該多個延遲單元中的至少兩個分別具有可調延遲時間，該可調延遲時間根據一第二控制信號來控制；第一比較器，比較該輸入校正時鐘信號與該第一延遲時鐘信號，以產生該第一控制信號；以及第二比較器，比較該輸入校正時鐘信號與該第二延遲時鐘信號，以產生該第二控制信號。

在另一實施例中，本發明提供一種占空比校正方法，包括下列步驟：經由包括多個延遲單元的延遲鏈，延遲輸入時鐘信號，于該延遲鏈的第一節點處產生第一延遲時鐘信號，且于該延遲鏈的第二節點處產生第二延遲時鐘信號，其中該多個延遲單元中的至少兩個分別具有可調延遲時間；控制該可調延遲時間，使得該延遲鏈的總延遲時間恰等于該輸入時鐘信號的時鐘周期；以及校正該輸入時鐘信號，并產生具有大致為50%的占空比的輸入校正時鐘信號。

本發明實施例的占空比校正裝置及相關方法，可以校正輸入時鐘信號中的占空比誤差。

【附圖說明】

圖1為根據本發明一實施例所述的占空比校正裝置的結構示意圖；

圖2為根據本發明另一實施例所述的占空比校正裝置的結構示意圖；

圖3A為根據本發明實施例所述的占空比校正裝置中的一些時鐘信號的波形圖；

圖3B為根據本發明實施例所述的占空比校正裝置中的一些時鐘信號的另一波形圖；

圖4A為根據本發明實施例所述的占空比校正裝置中的一些時鐘信號的再一波形圖；

圖4B為根據本發明實施例所述的占空比校正裝置中的一些時鐘信號的又一波形圖；

圖5為根據本發明一實施例所述的占空比校正方法的流程圖；

圖6為根據本發明一實施例所述的占空比校正裝置的操作方式的流程圖。

【具體實施方式】