[發明專利]半導體器件制造方法

有效

• 申請號: 201210392980.5
• 申請日: 2012-10-16
• 公開（公告）號: CN103730367B
• 公開（公告）日: 2017-05-03
• 發明（設計）人: 秦長亮;殷華湘
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/336
• 分類號: H01L21/336
• 代理公司: 北京藍智輝煌知識產權代理事務所(普通合伙)11345
• 代理人: 陳紅

技術領域

本發明涉及半導體器件制造方法領域，特別地，涉及一種基于體硅襯底的FinFET(鰭狀場效應晶體管)器件制造方法。

背景技術

近30年來，半導體器件一直按照摩爾定律等比例縮小，半導體集成電路的特征尺寸不斷縮小，集成度不斷提高。隨著技術節點進入深亞微米領域，例如100nm以內，甚至45nm以內，傳統場效應晶體管(FET)，也即平面FET，開始遭遇各種基本物理定律的限制，使其等比例縮小的前景受到挑戰。眾多新型結構的FET被開發出來，以應對現實的需求，其中，FinFET就是一種很具等比例縮小潛力的新結構器件。

FinFET，鰭狀場效應晶體管，是一種多柵半導體器件。由于結構上的獨有特點，FinFET成為深亞微米集成電路領域很具發展前景的器件。顧名思義，FinFET包括一個垂直于體硅的襯底的Fin，Fin被稱為鰭狀半導體柱，不同的FinTET被STI結構分割開來。不同于常規的平面FET，FinFET的溝道區位于Fin之內。柵極絕緣層和柵極在側面和頂面包圍Fin，從而形成至少兩面的柵極，即位于Fin的兩個側面上的柵極；同時，通過控制Fin的厚度，使得FinFET具有極佳的特性：更好的短溝道效應抑制能力，更好的亞閾值斜率，較低的關態電流，消除了浮體效應，更低的工作電壓，更有利于按比例縮小。

目前的FinFET制造方法中，存在一些必須解決的技術難題，同時還存在與傳統工藝相兼容的問題。通常，FinFET的襯底有兩種：SOI(Silicon On Insulator)襯底和體硅(Bulk Silicon)襯底。SOI襯底包括頂層硅、背襯底和他們之間的埋氧層，由于埋氧層的存在，在SOI襯底上實現FinFET制作較容易，且源漏之間、器件之間形成自然的電學隔離，可以有效抑制漏電和避免閂鎖效應。然而，SOI襯底存在幾個問題：高晶圓成本，高缺陷密度，自熱效應。二氧化硅的熱導率低(大約比硅小兩個數量級)，SOI襯底埋氧層的存在使器件產生的熱量不能快速擴散出去，在溝道積累，使器件溫度升高，產生自加熱效應。器件的遷移率、閾值電壓、漏端電流、亞閾值斜率都會受到溫度的影響，由此引起器件性能衰退，并不可避免的引入大的寄生參數，而且SOI襯底本身的造價較高，增加了制造成本。體硅襯底在成本、缺陷密度和熱傳輸能力方面都優于SOI襯底，因此受到廣泛的關注。對于體硅FinFET器件，Fin與體硅襯底直接相連，器件的散熱問題比基于SOI的FinFET好得多，但是，同樣由于Fin與體硅襯底直接相連，漏電流以及短溝道效應等問題相對基于SOI的FinFET更為嚴重。為了基于體硅襯底的FinFET器件的上述問題，需要提供一種新的FinFET器件制造方法，在保證體硅FinFET器件優點的同時克服其現有的缺陷。

發明內容

本發明針對體硅襯底FinFET器件漏電流以及短溝道效應的問題，提出了新型的體硅襯底FinFET制造方法。

根據本發明的一個方面，本發明提供一種FinFET制造方法，其中，包括如下步驟：

提供半導體襯底，在該半導體襯底上形成鰭狀半導體柱，所述鰭狀半導體柱與半導體襯底直接相連；

形成STI結構；

形成FinFET的虛設柵極絕緣層，虛設柵極，柵極間隙壁，源漏區域；

全面形成沉積中間介質層；

采用CMP工藝，去除部分所述中間介質層，打開所述虛設柵極的頂面；

去除所述虛設柵極和所述虛設虛設柵極絕緣層，暴露出所述鰭狀半導體柱中的FinFET溝道區域；

在暴露出的所述鰭狀半導體柱上形成保護介質層；

去除部分厚度的STI結構，暴露出位于所述保護介質層下方的部分所述鰭狀半導體柱側面；

對暴露的出位于所述保護介質層下方的部分所述鰭狀半導體柱側面進行腐蝕，去除部分暴露出的所述鰭狀半導體柱的材料，在所述鰭狀半導體柱中FinFET溝道區域的下部形成比所述鰭狀半導體柱厚度更薄的減薄半導體部分；

對所述減薄半半導體部分進行氧化，形成氧化隔離部；

去除所述保護介質層；

依次形成柵極絕緣層和柵極。

在本發明的這一方法中，所述保護介質層為Si₃N₄，厚度為5-100nm。

在本發明的這一方法中，所述虛設柵極絕緣層為SiO₂，所述虛設柵極為多晶硅或非晶硅；所述柵極絕緣層為高K絕緣材料，所述柵極為金屬或摻雜多晶硅。

在本發明的這一方法中，所述中間介質層為TEOS。