[發(fā)明專利]一種互補(bǔ)碼鍵控解碼的電路擇優(yōu)方法

無效

• 申請(qǐng)?zhí)枺?/td>: 201210385546.4
• 申請(qǐng)日: 2012-10-12
• 公開（公告）號(hào): CN102938651A
• 公開（公告）日: 2013-02-20
• 發(fā)明（設(shè)計(jì)）人: 趙元;陳繼承
• 申請(qǐng)（專利權(quán)）人: 浪潮電子信息產(chǎn)業(yè)股份有限公司
• 主分類號(hào): H03M13/00
• 分類號(hào): H03M13/00
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1.一種互補(bǔ)碼鍵控解碼器的電路擇優(yōu)方法,?其特征在于互補(bǔ)碼鍵控的譯碼電路設(shè)計(jì)的規(guī)模和速度的優(yōu)化，是通過編碼規(guī)律簡(jiǎn)化為基本的乘加邏輯運(yùn)算單元實(shí)現(xiàn)，對(duì)基本乘加邏輯運(yùn)算單元進(jìn)行組合，控制改變數(shù)據(jù)進(jìn)出基本乘加邏輯運(yùn)算單元的順序，根據(jù)時(shí)鐘要求，增減單位時(shí)間內(nèi)基本運(yùn)算邏輯單元的使用數(shù)量，在不同時(shí)鐘周期內(nèi)，重復(fù)利用同一基本乘加邏輯運(yùn)算單元，對(duì)于速度要求苛刻的設(shè)計(jì)，增加基本乘加邏輯運(yùn)算單元的規(guī)模，增加每個(gè)時(shí)鐘周期運(yùn)算結(jié)果的數(shù)量，對(duì)于成本要求苛刻的設(shè)計(jì)，減少基本乘加邏輯運(yùn)算單元的規(guī)模，減少每個(gè)時(shí)鐘周期運(yùn)算的結(jié)果數(shù)量，在低的時(shí)鐘和功耗條件下完成互補(bǔ)碼鍵控的譯碼，以較小的電路規(guī)模和功耗高速高效，實(shí)現(xiàn)互補(bǔ)碼鍵控譯碼部分電路設(shè)計(jì)，具體內(nèi)容如下：

對(duì)CCK調(diào)制的接收信號(hào)，用所有的碼字對(duì)接收數(shù)據(jù)進(jìn)行相關(guān)，如果最大相關(guān)峰大于判決門限，則與該相關(guān)峰對(duì)應(yīng)的碼字即為解調(diào)出的碼字，由于在互補(bǔ)碼鍵控解碼器802.11b中采用的碼字的特殊性，在相關(guān)計(jì)算時(shí)可以采用快速沃爾什變換FWT,具體計(jì)算公式如下：

設(shè)接收到的1個(gè)CCK符號(hào)中的8個(gè)碼片為C1,C2,C3,C4,C5,C6,C7,C8,串行依次由左到右接收，則

?由上面的公式可知，相鄰碼片相差一個(gè)，如果作相關(guān)運(yùn)算的碼字的相位與接收信號(hào)碼字的相同，則在第一步運(yùn)算中同相相加；在第二步運(yùn)算中，由于碼字每隔兩個(gè)碼片相差相位，因此如果作相關(guān)運(yùn)算的碼字的與接收信號(hào)碼字的相同，是同相相加；在第三步運(yùn)算中由于碼字千四個(gè)碼片與后四個(gè)碼片相差相位，如果作相關(guān)運(yùn)算的碼字的與接收信號(hào)碼字的相同，是同相相加；如果在最后一步計(jì)算中作相關(guān)運(yùn)算的碼字的與接收信號(hào)碼字的相同，是同相相加，如果作相關(guān)運(yùn)算的碼字與接收信號(hào)碼字相同，則是每一步都是同相相加，必然出現(xiàn)最大相關(guān)峰值，只要把L,I,J,K都從0~3遍歷一遍，找到最大相關(guān)峰值以及其對(duì)應(yīng)的，，，，進(jìn)而根據(jù)編碼時(shí)的對(duì)應(yīng)規(guī)則得到d0，d1，d2，d3，d4，d5，d6，d7，從而實(shí)現(xiàn)CCK解調(diào)；

由公式看出，整個(gè)公式的計(jì)算都是圍繞八個(gè)復(fù)數(shù)的相位旋轉(zhuǎn)和相加來進(jìn)行的，而且相位旋轉(zhuǎn)與相加是間隔有規(guī)律的，這就使得我們使用同一個(gè)較小結(jié)構(gòu)的模塊分時(shí)操作實(shí)現(xiàn)此算法成為可能，此外我們看到所有項(xiàng)都進(jìn)行了的相位旋轉(zhuǎn)，此步運(yùn)算并不改變相關(guān)峰值的位置和大小，因此可以省略，根據(jù)CCK編碼調(diào)制規(guī)則，獲得的方法可以由對(duì)相關(guān)峰值或復(fù)數(shù)的相位判斷獲得；整個(gè)CCK解調(diào)電路中一共有4（）＋8（）＋16（）=?28個(gè)?bas_add模塊；

如果只使用兩個(gè)bas_add模塊進(jìn)行運(yùn)算的話，需要進(jìn)行14次復(fù)用，也就是完成一次對(duì)一個(gè)符號(hào)的CCK解調(diào)需要14個(gè)工作時(shí)鐘周期，前面的數(shù)字表示是在第幾個(gè)時(shí)鐘周期調(diào)用模塊完成計(jì)算；

采取這樣的結(jié)構(gòu)，就必須保存前6個(gè)時(shí)鐘周期的運(yùn)算結(jié)果，第1個(gè)時(shí)鐘周期的運(yùn)算結(jié)果在第5個(gè)時(shí)鐘周期運(yùn)算結(jié)束后被釋放，第2個(gè)時(shí)鐘周期的運(yùn)算結(jié)果在第6個(gè)時(shí)鐘周期運(yùn)算結(jié)束后被釋放；因此，存儲(chǔ)器一共只需要設(shè)定設(shè)定8組，每組4個(gè)，如果不考慮截位的話，設(shè)輸入碼片的位寬為N，則每個(gè)存儲(chǔ)器的位寬應(yīng)該是2*（N+2）復(fù)數(shù),這樣一共需要8?42(N+2)個(gè)存儲(chǔ)單元，這樣小規(guī)模的存儲(chǔ)用寄存器實(shí)現(xiàn)就可以了，就不用考慮使用ram；

從第7個(gè)時(shí)鐘開始陸續(xù)輸出64個(gè)最終計(jì)算結(jié)果，每個(gè)時(shí)鐘周期輸出8個(gè)計(jì)算結(jié)果，并且，在同一個(gè)時(shí)鐘周期中，對(duì)8個(gè)輸出結(jié)果進(jìn)行比較，從中定位最大值，并保存結(jié)果，從第8個(gè)時(shí)鐘周期開始，把本時(shí)鐘周期的8個(gè)輸出值和上一個(gè)時(shí)鐘周期保存的最大值一起一共9個(gè)值進(jìn)行比較，從中定位出新的最大值，并保存結(jié)果；

狀態(tài)控制寄存器STATE_ctrl在每一次對(duì)一個(gè)CCK符號(hào)進(jìn)行解調(diào)之前，對(duì)Save_temp寄存器清0，并且在第14個(gè)時(shí)鐘周期結(jié)束的時(shí)候輸出CCK解調(diào)結(jié)果Max_value,和，根據(jù)復(fù)數(shù)Max_value與正實(shí)軸的相位差得到，從而由,根據(jù)前面敘述的編碼規(guī)則得到，實(shí)現(xiàn)CCK解調(diào)；

本發(fā)明提出的互補(bǔ)碼鍵控的譯碼實(shí)現(xiàn)的電路設(shè)計(jì)實(shí)現(xiàn)方法，互補(bǔ)碼鍵控的譯碼電路設(shè)計(jì)的規(guī)模和速度的優(yōu)化通過編碼規(guī)律簡(jiǎn)化為基本的乘加邏輯運(yùn)算單元實(shí)現(xiàn)，對(duì)基本乘加邏輯運(yùn)算單元進(jìn)行組合，控制改變數(shù)據(jù)進(jìn)出基本乘加邏輯運(yùn)算單元的順序，根據(jù)時(shí)鐘要求，增減單位時(shí)間內(nèi)基本運(yùn)算邏輯單元的使用數(shù)量，在不同時(shí)鐘周期內(nèi)，重復(fù)利用同一基本乘加邏輯運(yùn)算單元，對(duì)于速度要求苛刻的設(shè)計(jì)，增加基本乘加邏輯運(yùn)算單元的規(guī)模，增加每個(gè)時(shí)鐘周期運(yùn)算結(jié)果的數(shù)量，對(duì)于成本要求苛刻的設(shè)計(jì)，減少基本乘加邏輯運(yùn)算單元的規(guī)模，減少每個(gè)時(shí)鐘周期運(yùn)算的結(jié)果數(shù)量，在低的時(shí)鐘和功耗條件下完成互補(bǔ)碼鍵控的譯碼實(shí)現(xiàn)，以較小的電路規(guī)模和功耗高速高效的實(shí)現(xiàn)上面的公式(2)，完成互補(bǔ)碼鍵控譯碼部分電路設(shè)計(jì)；

具體設(shè)計(jì)步驟如下：

1）根據(jù)互補(bǔ)碼鍵控特性簡(jiǎn)化出最基本2輸入4輸出，遍歷一級(jí)相位的一級(jí)基本乘加邏輯電路單元模塊；

2）根據(jù)互補(bǔ)碼鍵控特性使用多個(gè)一級(jí)基本邏輯電路單元模塊構(gòu)建出整個(gè)譯碼電路結(jié)構(gòu)；

3）根據(jù)整個(gè)譯碼電路結(jié)構(gòu)劃分出雙邏輯單元結(jié)構(gòu)，由兩個(gè)一級(jí)基本邏輯單元結(jié)構(gòu)組成；

4）每個(gè)時(shí)鐘周期使用兩個(gè)雙邏輯單元結(jié)構(gòu)；

5）每個(gè)時(shí)鐘周期內(nèi)使用多個(gè)雙邏輯單元結(jié)構(gòu)；

6）在多個(gè)時(shí)鐘周期內(nèi)復(fù)用雙邏輯單元結(jié)構(gòu)和一級(jí)基本邏輯單元結(jié)構(gòu)；

7）根據(jù)整體設(shè)計(jì)完成譯碼需要的時(shí)鐘周期數(shù)要求和時(shí)鐘頻率要求選擇每個(gè)時(shí)鐘周期選擇的雙邏輯單元結(jié)構(gòu)數(shù)量和一級(jí)基本邏輯單元結(jié)構(gòu)數(shù)量；

8）在時(shí)鐘周期數(shù)和時(shí)鐘頻率的要求下均衡考慮，選擇合適的結(jié)構(gòu)；

9）根據(jù)互補(bǔ)碼鍵控特性構(gòu)建二輸入8輸出，遍歷三級(jí)相位的三級(jí)基本邏輯單元結(jié)構(gòu)；

10）在多個(gè)時(shí)鐘復(fù)用三級(jí)基本邏輯單元結(jié)構(gòu)，完成整個(gè)譯碼過程；

11）根據(jù)時(shí)鐘頻率和時(shí)鐘周期數(shù)要求，均衡考慮選擇三級(jí)基本邏輯單元結(jié)構(gòu)還是一級(jí)基本邏輯單元結(jié)構(gòu)來作為實(shí)現(xiàn)整個(gè)電路的基本單元。