[發(fā)明專利]或邏輯電路和芯片

有效

• 申請(qǐng)?zhí)枺?/td>: 201210381386.6
• 申請(qǐng)日: 2012-10-10
• 公開（公告）號(hào): CN102891679A
• 公開（公告）日: 2013-01-23
• 發(fā)明（設(shè)計(jì)）人: 黃如;張耀凱;蔡一茂;陳誠(chéng)
• 申請(qǐng)（專利權(quán)）人: 北京大學(xué)
• 主分類號(hào): H03K19/20
• 分類號(hào): H03K19/20
• 代理公司: 北京弘權(quán)知識(shí)產(chǎn)權(quán)代理事務(wù)所(普通合伙) 11363
• 代理人: 俞波;許偉群

技術(shù)領(lǐng)域

本發(fā)明涉及電子技術(shù)領(lǐng)域，尤其涉及或邏輯電路和芯片。

背景技術(shù)

或邏輯電路通常基于金屬-氧化物-半導(dǎo)體（MOS，Metal-Oxide-Semiconductor）管存儲(chǔ)器件，隨著芯片集成度的要求越來(lái)越高，或邏輯電路的尺寸也在不斷減小，但是由于MOS管存儲(chǔ)器件本身大小的限制，因此現(xiàn)有技術(shù)中的或邏輯電路存在著最小尺寸的技術(shù)節(jié)點(diǎn)。

發(fā)明內(nèi)容

本發(fā)明實(shí)施例中提供了或邏輯電路和芯片，用以解決現(xiàn)有技術(shù)中存在的或邏輯電路存在著最小尺寸的技術(shù)節(jié)點(diǎn)的問(wèn)題。

為解決上述問(wèn)題，本發(fā)明實(shí)施例公開了如下技術(shù)方案：

一方面，提供了一種或邏輯電路，包括：阻變憶阻器陣列和比較器；所述阻變憶阻器陣列中同一列阻變憶阻器的正相輸入端相連接，以使所述同一列阻變憶阻器的正相輸入端作為所述或邏輯電路的信號(hào)輸入端或輔助信號(hào)輸入端，所述輔助信號(hào)輸入端工作時(shí)連接到高電平；所述阻變憶阻器陣列中同一行阻變憶阻器的反相輸入端與一個(gè)所述比較器的輸入端相連接，以使所述比較器的輸出端作為所述或邏輯電路的信號(hào)輸出端；所述比較器的輸入端接收到的電壓大于閾值電壓時(shí)，所述比較器的輸出端輸出高電平，所述比較器的輸入端接收到的電壓小于閾值電壓時(shí)，所述比較器的輸出端輸出低電平。

優(yōu)選地，兩個(gè)所述信號(hào)輸入端和一個(gè)所述輔助信號(hào)輸入端作為一組，以使同一組的兩個(gè)所述信號(hào)輸入端用于接收兩個(gè)數(shù)字輸入信號(hào)的同一位。

優(yōu)選地，所述阻變憶阻器的阻態(tài)包括：高阻值阻態(tài)和低阻值阻態(tài)；

所述阻變憶阻器陣列中同一行的阻變憶阻器中有三個(gè)處于低阻值阻態(tài)的阻變憶阻器；以及，所述阻變憶阻器陣列中同一列的阻變憶阻器中有一個(gè)處于低阻值阻態(tài)的阻變憶阻器。

優(yōu)選地，所述阻變憶阻器包括：?jiǎn)螛O型阻變憶阻器或雙極型阻變憶阻器。

優(yōu)選地，所述阻變憶阻器包括：阻變存儲(chǔ)器（RRAM，Resistive?Random?Access?Memory）或相變存儲(chǔ)器（PRAM，Phase-Change?Random?Access?Memory）或鐵電存儲(chǔ)器（FRAM，ferroelectric?Random?Access?Memory）或磁存儲(chǔ)器（MRAM，Magnetic?Random?Access?Memory）。

一方面，提供了一種芯片，包括：頂電極金屬條、底電極金屬條和或邏輯電路；所述或邏輯電路包括：阻變憶阻器陣列和比較器；所述阻變憶阻器陣列中同一列阻變憶阻器的正相輸入端通過(guò)所述頂電極金屬條相連接，以使所述同一列阻變憶阻器的正相輸入端作為所述或邏輯電路的信號(hào)輸入端或輔助信號(hào)輸入端，所述輔助信號(hào)輸入端工作時(shí)連接到高電平；所述阻變憶阻器陣列中同一行阻變憶阻器的反相輸入端通過(guò)所述底電極金屬條與一個(gè)所述比較器的輸入端相連接，以使所述比較器的輸出端作為所述或邏輯電路的信號(hào)輸出端；所述比較器的輸入端接收到的電壓大于閾值電壓時(shí)，所述比較器的輸出端輸出高電平，所述比較器的輸入端接收到的電壓小于閾值電壓時(shí)，所述比較器的輸出端輸出低電平。

優(yōu)選地，兩個(gè)所述信號(hào)輸入端和一個(gè)所述輔助信號(hào)輸入端作為一組，以使同一組的兩個(gè)所述信號(hào)輸入端用于接收兩個(gè)數(shù)字輸入信號(hào)的同一位。

優(yōu)選地，所述阻變憶阻器的阻態(tài)包括：高阻值阻態(tài)和低阻值阻態(tài)；

所述阻變憶阻器陣列中同一行的阻變憶阻器中有三個(gè)處于低阻值阻態(tài)的阻變憶阻器；以及，所述阻變憶阻器陣列中同一列的阻變憶阻器中有一個(gè)處于低阻值阻態(tài)的阻變憶阻器。

優(yōu)選地，所述阻變憶阻器包括：?jiǎn)螛O型阻變憶阻器或雙極型阻變憶阻器。

優(yōu)選地，所述阻變憶阻器包括：RRAM或PRAM或FRAM或MRAM。

本發(fā)明實(shí)施例所提供的或邏輯電路，在其電路構(gòu)成中未完全采用傳統(tǒng)的MOS管存儲(chǔ)器件，而是部分采用了阻變憶阻器這種具有兩端結(jié)構(gòu)的新型存儲(chǔ)器件，由于阻變憶阻器具有可縮小性好、存儲(chǔ)密度高、功耗低、讀寫速度快、反復(fù)操作耐受力強(qiáng)、數(shù)據(jù)保持時(shí)間長(zhǎng)等特點(diǎn)，因此在有效節(jié)省或邏輯電路所占面積的同時(shí)，實(shí)現(xiàn)了或邏輯電路可編程的性能。

附圖說(shuō)明

為了更清楚地說(shuō)明本發(fā)明實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來(lái)講，在不付出創(chuàng)造性勞動(dòng)的前提下，還可以根據(jù)這些附圖獲得其他的附圖。

圖1是本發(fā)明一個(gè)實(shí)施例中的或邏輯電路的原理圖；

圖2是本發(fā)明一個(gè)實(shí)施例中的阻變憶阻器陣列的阻態(tài)設(shè)置示意圖；