[發(fā)明專利]一種處理器糾錯(cuò)檢錯(cuò)EDAC電路實(shí)現(xiàn)優(yōu)化方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201210378141.8
• 申請(qǐng)日: 2012-09-29
• 公開（公告）號(hào): CN102915769A
• 公開（公告）日: 2013-02-06
• 發(fā)明（設(shè)計(jì)）人: 郝麗;于立新;彭和平;莊偉
• 申請(qǐng)（專利權(quán)）人: 北京時(shí)代民芯科技有限公司;北京微電子技術(shù)研究所
• 主分類號(hào): G11C29/42
• 分類號(hào): G11C29/42
• 代理公司: 中國(guó)航天科技專利中心 11009
• 代理人: 范曉毅

技術(shù)領(lǐng)域

本發(fā)明涉及一種處理器糾錯(cuò)檢錯(cuò)EDAC電路實(shí)現(xiàn)優(yōu)化方法，特別是使用二輸入異或門實(shí)現(xiàn)的糾錯(cuò)檢錯(cuò)EDAC電路優(yōu)化方法。

背景技術(shù)

EDAC電路的工作主要包括編碼和譯碼操作。在向存儲(chǔ)器的寫過(guò)程中完成數(shù)據(jù)的編碼操作，從存儲(chǔ)器讀出數(shù)據(jù)時(shí)，完成數(shù)據(jù)的譯碼操作。目前，用于輻射加固的存儲(chǔ)器、處理器采用的糾錯(cuò)檢錯(cuò)EDAC電路，多通過(guò)線性分組碼實(shí)現(xiàn)EDAC電路。采用線性分組碼實(shí)現(xiàn)的糾錯(cuò)檢錯(cuò)EDAC電路，在編碼過(guò)程中，生成待編碼信息數(shù)據(jù)的校驗(yàn)位，校驗(yàn)位與數(shù)據(jù)一同存儲(chǔ)在存儲(chǔ)器中。譯碼過(guò)程中，將重新對(duì)信息數(shù)據(jù)產(chǎn)生校驗(yàn)位，并與編碼時(shí)產(chǎn)生的數(shù)據(jù)校驗(yàn)位進(jìn)行異或運(yùn)算得到校正子，利用校正子定位信息數(shù)據(jù)的錯(cuò)誤，并對(duì)可糾正的錯(cuò)誤進(jìn)行糾正。由于EDAC電路中的生成校驗(yàn)位模塊，在EDAC的編碼和譯碼過(guò)程中兩次被使用到，因此該模塊對(duì)糾錯(cuò)檢錯(cuò)EDAC電路的延時(shí)和面積有著重要的影響。目前，大多數(shù)糾錯(cuò)檢錯(cuò)EDAC電路保護(hù)的處理器或是專用電路，多采用已有的糾錯(cuò)檢錯(cuò)EDAC電路IP，而這種IP中使用通用的糾錯(cuò)檢錯(cuò)碼實(shí)現(xiàn)EDAC電路，并不考慮使用的編碼算法是不是最優(yōu)化的，硬件實(shí)現(xiàn)的資源是不是最少的，延時(shí)是否最短，功耗是否最小，但當(dāng)糾錯(cuò)檢錯(cuò)EDAC電路成為處理器或?qū)Ｓ秒娐返年P(guān)鍵路徑時(shí)，就會(huì)影響到整個(gè)系統(tǒng)的性能。

發(fā)明內(nèi)容

本發(fā)明的目的在于克服現(xiàn)有技術(shù)的上述不足，提供一種處理器糾錯(cuò)檢錯(cuò)EDAC電路實(shí)現(xiàn)優(yōu)化方法，該方法通過(guò)算法調(diào)度實(shí)現(xiàn)電路優(yōu)化，節(jié)省電路實(shí)現(xiàn)資源，優(yōu)化EDAC電路的時(shí)序和面積。

本發(fā)明的上述目的主要是通過(guò)如下技術(shù)方案予以實(shí)現(xiàn)的：

一種處理器糾錯(cuò)檢錯(cuò)EDAC電路實(shí)現(xiàn)優(yōu)化方法，包括如下步驟：

(1)根據(jù)糾錯(cuò)檢錯(cuò)EDAC算法，用硬件語(yǔ)言描述實(shí)現(xiàn)EDAC電路的編碼方程組；

(2)分析所述編碼方程組中生成校驗(yàn)位的各數(shù)據(jù)元素M_i，根據(jù)數(shù)據(jù)元素M_i在方程組中出現(xiàn)次數(shù)的多少，對(duì)各數(shù)據(jù)元素進(jìn)行由高到低排序，形成排序表1；

(3)根據(jù)步驟(2)得到的結(jié)果，對(duì)糾錯(cuò)檢錯(cuò)EDAC電路實(shí)現(xiàn)進(jìn)行算法調(diào)度，具體方法如下：

(a)采用兩兩數(shù)據(jù)異或的方法，在排序表1中按照由高到低的次序，以每?jī)蓚€(gè)數(shù)據(jù)為一組，形成一個(gè)新的數(shù)據(jù)單元M_ij，新的數(shù)據(jù)單元作為二輸入門的輸入數(shù)據(jù)，所有新的數(shù)據(jù)單元形成數(shù)據(jù)單元集合1；

(b)分析步驟(1)中的編碼方程組，若存在任意兩個(gè)方程中同時(shí)使用到數(shù)據(jù)單元集合1中兩個(gè)相同的數(shù)據(jù)單元時(shí)，則將這兩個(gè)數(shù)據(jù)單元作為二輸入異或門的輸入，形成一個(gè)新的數(shù)據(jù)單元M_ijkl,添加到單元集合1中，形成單元集合2；

(c)使用單元集合2中的數(shù)據(jù)單元實(shí)現(xiàn)步驟(1)中的編碼方程組，若存在任意兩個(gè)方程中同時(shí)使用到數(shù)據(jù)單元集合2中兩個(gè)相同的數(shù)據(jù)單元時(shí)，則將這兩個(gè)數(shù)據(jù)單元作為二輸入異或門的輸入，形成一個(gè)新的數(shù)據(jù)單元M’_ijkl，添加到單元集合2中，形成單元集合3......，依次類推，直至使用形成的單元集合n中的數(shù)據(jù)單元實(shí)現(xiàn)步驟(1)中的編碼方程組時(shí)，不存在任意兩個(gè)方程中同時(shí)使用到兩個(gè)相同的數(shù)據(jù)單元時(shí)，進(jìn)入步驟(4)；

(4)采用步驟(3)得到單元集合n中的數(shù)據(jù)單元實(shí)現(xiàn)EDAC電路的編碼方程組，進(jìn)而由編碼方程組實(shí)現(xiàn)糾錯(cuò)檢錯(cuò)EDAC電路；

其中：n為正整數(shù)，n≥1；i、j、k、l取值為正整數(shù)或0。

在上述處理器糾錯(cuò)檢錯(cuò)EDAC電路實(shí)現(xiàn)優(yōu)化方法中，糾錯(cuò)檢錯(cuò)EDAC電路實(shí)現(xiàn)方式是異或樹，所述異或樹中的異或門為二輸入異或門。

本發(fā)明與現(xiàn)有技術(shù)相比的優(yōu)點(diǎn)在于：

(1)本發(fā)明方法針對(duì)異或樹實(shí)現(xiàn)的EDAC電路的方式，提出的硬件實(shí)現(xiàn)優(yōu)化方法，從EDAC算法入手分析異或門資源，進(jìn)行算法調(diào)度，能夠有效地減少糾錯(cuò)檢錯(cuò)EDAC電路的異或門資源，從而有效地減少了EDAC電路的面積和功耗，校驗(yàn)位越多的EDAC電路，優(yōu)化的效果越明顯；

(2)本發(fā)明方法從EDAC算法入手分析異或門資源，對(duì)EDAC電路的編碼方程組進(jìn)行分析，實(shí)現(xiàn)EDAC電路的算法調(diào)度，從而對(duì)電路進(jìn)行了優(yōu)化，不僅節(jié)省電路實(shí)現(xiàn)資源，而且該優(yōu)化方法容易實(shí)施，簡(jiǎn)單易行；

(3)本發(fā)明方法通過(guò)合理調(diào)度能夠有效地減小EDAC電路的延時(shí)，對(duì)于EDAC操作為關(guān)鍵路徑的處理器，可以有效地改善處理器的時(shí)序。

附圖說(shuō)明

圖1為本發(fā)明處理器糾錯(cuò)檢錯(cuò)EDAC電路硬件實(shí)現(xiàn)優(yōu)化方法的原理框圖。

具體實(shí)施方式