[發(fā)明專利]一種自動收發(fā)控制RS485通信電路有效
申請?zhí)枺?/td> | 201210365328.4 | 申請日: | 2012-09-27 |
公開(公告)號: | CN102868424A | 公開(公告)日: | 2013-01-09 |
發(fā)明(設計)人: | 方曉云;廖松榮 | 申請(專利權)人: | 廣東易事特電源股份有限公司 |
主分類號: | H04B3/30 | 分類號: | H04B3/30 |
代理公司: | 東莞市華南專利商標事務所有限公司 44215 | 代理人: | 雷利平 |
地址: | 523808 廣東省東*** | 國省代碼: | 廣東;44 |
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摘要: | |||
搜索關鍵詞: | 一種 自動 收發(fā) 控制 rs485 通信 電路 | ||
技術領域
本發(fā)明涉及通信電路技術領域,特別涉及一種自動收發(fā)控制RS485通信電路。
背景技術
RS-485接口由于具有良好的抗噪音干擾性,傳輸距離長及多站傳輸能力等優(yōu)點,因此其成為首選的串行接口。其接口的最大傳輸距離可達1200?米,可組成半雙工或全雙工網絡,采用屏蔽雙絞線傳輸,接口連接器采用DB-9的9芯插頭座。允許連接多達256?個節(jié)點數。常見的RS485通信芯片具有如下管腳:數據輸出端R0、數據輸入端DI,R0的使能端/RE、DI的使能端DE以及數據輸入輸出端A和B,同時RS485芯片采用發(fā)送優(yōu)先原則,只要DE端為高電平,那么無論/RE端電平狀態(tài)如何,RS485芯片都工作在發(fā)送狀態(tài),只有當DE和/RE兩端都為低電平時,芯片才工作在接收狀態(tài)。
現有技術中,通常將/RE端和DE端兩引腳連接在一起并同時與一個收發(fā)控制信號連接,如圖1所示,當收發(fā)控制信號為高電平時,DE有效,芯片處于發(fā)送狀態(tài),當控制器向這兩端輸入低電平時,/RE有效,芯片處于接收狀態(tài)。從原理上講這種接法簡單可行。但在實際應用中,當DE和/RE兩端同時由高電平轉為低電平時,芯片會立刻由發(fā)送狀態(tài)轉為接收狀態(tài),由于數據傳輸會有延時,此時發(fā)送出去的數據還在A、B兩端甚至還在芯片內,所以RS485芯片會接收到一小段剛發(fā)送出去的電平信號,成為一段干擾信號。要濾除這個干擾信號采用一般的電容濾波效果不太顯,往往需要采用一些三極管、光耦之類的器件,不僅大大增加了成本,而且當需要傳輸的數據頻率較高時還會受到光耦和三極管開關速度的限制。
發(fā)明內容
本發(fā)明的目的在于避免上述現有技術中的不足之處而提供一種能夠有效消除通信芯片RS485收發(fā)狀態(tài)改變時由于數據延時產生的干擾信號的自動收發(fā)控制RS485通信電路。
本發(fā)明的目的通過以下技術方案實現:
提供了一種自動收發(fā)控制RS485通信電路,包括向外輸出TTL電平的TTL電平信號輸出端Rx、接收外部TTL電平的TTL電平信號輸入端Tx、發(fā)送收/發(fā)控制信號的收/發(fā)控制信號端E以及通信芯片RS485,所述通信芯片RS48的數據輸出端R0?與TTL電平信號輸出端Rx連接,所述數據輸入端DI?與TTL電平信號輸入端Tx連接,所述數據輸出端R0的使能端/RE和所述通信芯片RS48的數據輸入端DI的使能端DE與收發(fā)控制信號端E連接,所述使能端/RE與使能端DE之間連接有使使能端/RE的跳變信號延遲于使能端DE的跳變信號的下降沿延時電路。
其中,所述下降沿延時電路包括儲能電容C1、釋能電阻R1以及在儲能電容C1釋能時隔離使能端/RE和使能端DE的隔離二極管D1。
其中,在所述通信芯片RS485的數據輸入輸出端A和數據輸入輸出端B之間連接有瞬態(tài)電壓抑制二極管D3,所述數據輸入輸出端A與電源地之間連接有瞬態(tài)電壓抑制二極管D4,所述數據輸入輸出端B與電源地之間連接有瞬態(tài)電壓抑制二極管D2。
本發(fā)明的有益效果:在收發(fā)控制信號端E由高電平轉為低電平時,由于延時電路的存在,使能端/RE由高電平降到低電平的閥值的過程延后于使能端DE,即通信芯片RS485由發(fā)送狀態(tài)轉為接收狀態(tài)之間存在一段時隙,在該時隙中,使能端/RE為高電平,使能端DE為低電平,通信芯片RS485既不處于發(fā)送狀態(tài)也不處于接收狀態(tài),使其待發(fā)送數據順利從其輸入輸出端發(fā)送出去,保證在通信芯片RS485轉為接收狀態(tài)時數據輸入輸出端的數據為需要接收的數據而非由于延時而停留在數據輸入輸出端的待發(fā)送數據,有效避免了通信芯片RS485從發(fā)送狀態(tài)轉為接收狀態(tài)時由于數據傳輸存在延時導致通信芯片RS485會接收到一小段待發(fā)送數據,產生一段干擾信號。本電路結構簡單,所需元件少,成本低。同時效果明顯,不受數據頻率影響。
附圖說明
利用附圖對本發(fā)明作進一步說明,但附圖中的實施例不構成對本發(fā)明的任何限制,對于本領域的普通技術人員,在不付出創(chuàng)造性勞動的前提下,還可以根據以下附圖獲得其它的附圖。
圖1是現有技術的電路圖。
圖2是本發(fā)明一種自動收發(fā)控制RS485通信電路的實施例的電路圖。
具體實施方式
結合以下實施例對本發(fā)明作進一步描述。
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