[發(fā)明專利]基于FPGA的高速定點FFT處理器及其處理方法

有效

• 申請?zhí)枺?/td>: 201210364566.3
• 申請日: 2012-09-18
• 公開（公告）號: CN102929837A
• 公開（公告）日: 2013-02-13
• 發(fā)明（設(shè)計）人: 史江義;舒浩;謝輝輝;馬佩軍;田映輝;邸志雄;湯海華
• 申請（專利權(quán)）人: 西安電子科技大學(xué)
• 主分類號: G06F17/14
• 分類號: G06F17/14
• 代理公司: 陜西電子工業(yè)專利中心 61205
• 代理人: 田文英;王品華

1.基于FPGA的高速定點FFT處理器，包括多級FFT處理模塊和一級倒位序輸出模塊；所述FFT處理模塊中的存儲單元，通過數(shù)據(jù)總線與數(shù)據(jù)翻轉(zhuǎn)單元、蝶形處理單元相連，通過控制總線與控制單元相連；所述FFT處理模塊中的控制單元通過控制總線與數(shù)據(jù)翻轉(zhuǎn)單元、蝶形處理單元相連；所述倒位序模塊中的存儲單元，通過數(shù)據(jù)總線與數(shù)據(jù)翻轉(zhuǎn)單元相連，通過控制總線與控制單元相連；所述倒位序模塊中的控制單元通過控制總線與數(shù)據(jù)翻轉(zhuǎn)單元相連；

所述的FFT處理模塊，對輸入數(shù)據(jù)進行蝶形處理，每個時鐘周期對四個相對應(yīng)的數(shù)據(jù)進行兩次蝶形處理，并將處理結(jié)果輸出到下一級FFT處理模塊或倒位序輸出模塊；

所述的倒位序輸出模塊，接收FFT處理模塊的數(shù)據(jù)，并對數(shù)據(jù)進行倒位序操作，最后將結(jié)果輸出。

2.根據(jù)權(quán)利要求書1所述的基于FPGA的高速定點FFT處理器，其特征在于，所述多級FFT處理模塊的級聯(lián)數(shù)目由FFT處理器處理數(shù)據(jù)的序列長度決定。

3.根據(jù)權(quán)利要求書1所述的基于FPGA的高速定點FFT處理器，其特征在于，所述存儲單元包括八個數(shù)據(jù)存儲器和一個數(shù)據(jù)選擇器；八個數(shù)據(jù)存儲器分成兩組構(gòu)成“乒乓”結(jié)構(gòu)，同組的數(shù)據(jù)存儲器又分為兩個實部存儲器和兩個虛部存儲器分別存儲數(shù)據(jù)的實部和虛部；實部存儲器、虛部存儲器通過各自的數(shù)據(jù)總線分別與數(shù)據(jù)選擇器相連；數(shù)據(jù)存儲器存儲每級FFT處理模塊的輸入數(shù)據(jù)，數(shù)據(jù)選擇器從“乒乓”存儲器中選擇出正確數(shù)據(jù)并調(diào)整其相應(yīng)位置，將結(jié)果輸出。

4.根據(jù)權(quán)利要求書1所述的基于FPGA的高速定點FFT處理器，其特征在于，所述蝶形處理單元包括四個處理單元和兩個蝶形因子存儲器；四個處理單元排列成兩行兩列，不同列的處理單元之間通過數(shù)據(jù)總線交叉互聯(lián)，同列的處理單元通過數(shù)據(jù)總線與一個蝶形因子存儲器相連，兩個蝶形因子存儲器通過數(shù)據(jù)總線分別與不同列的處理單元相連。

5.基于FPGA的高速定點FFT處理方法，包括如下步驟：

(1)接收數(shù)據(jù)

多級FFT處理模塊中的第一級FFT處理模塊接收待進行FFT運算的輸入數(shù)據(jù)；

(2)數(shù)據(jù)翻轉(zhuǎn)

FFT處理模塊中的數(shù)據(jù)翻轉(zhuǎn)單元，在控制單元的控制下，每個時鐘周期對待進行FFT運算的輸入數(shù)據(jù)的相對位置進行一次調(diào)整，得到調(diào)整后的數(shù)據(jù)；

(3)數(shù)據(jù)存儲

FFT處理模塊中的數(shù)據(jù)翻轉(zhuǎn)單元將調(diào)整后的數(shù)據(jù)通過數(shù)據(jù)總線傳輸給FFT處理模塊中的存儲單元，在控制單元的控制下，存儲單元將翻轉(zhuǎn)單元的輸出數(shù)據(jù)存入到“寫”狀態(tài)的存儲器組，存儲單元的數(shù)據(jù)選擇器選擇“讀”狀態(tài)的存儲器組的輸出數(shù)據(jù)作為待處理數(shù)據(jù)；

(4)數(shù)據(jù)蝶形處理

FFT處理模塊中的存儲單元將待處理數(shù)據(jù)通過數(shù)據(jù)總線傳輸給FFT處理模塊中的蝶形處理單元，蝶形處理單元采用蝶形處理方法對數(shù)據(jù)進行處理，得到蝶形處理后數(shù)據(jù)；

(5)判斷FFT運算是否結(jié)束

5a)將已經(jīng)級聯(lián)的FFT處理模塊個數(shù)相加，獲得已經(jīng)級聯(lián)的處理模塊數(shù)目；

5b)判斷已經(jīng)級聯(lián)的處理模塊數(shù)目是否與多級FFT處理模塊級聯(lián)數(shù)目相等，如果是，則認為FFT運算完成，執(zhí)行步驟(6)的操作；如果否，則認為FFT運算沒有完成，執(zhí)行步驟5c)的操作；

5c)前級FFT處理模塊中的蝶形處理單元將蝶形處理后數(shù)據(jù)通過數(shù)據(jù)總線傳輸給本級FFT處理模塊中的數(shù)據(jù)翻轉(zhuǎn)單元，在控制單元的控制下，數(shù)據(jù)翻轉(zhuǎn)單元每個時鐘周期對蝶形處理后數(shù)據(jù)的相對位置進行一次調(diào)整，得到調(diào)整后的數(shù)據(jù)，執(zhí)行步驟(3)的操作；

(6)處理后數(shù)據(jù)位置調(diào)整

多級FFT處理模塊中最后一級FFT處理模塊中的蝶形處理單元，將蝶形處理后數(shù)據(jù)通過數(shù)據(jù)總線傳輸給倒位序輸出模塊中的數(shù)據(jù)翻轉(zhuǎn)單元，在控制單元的控制下，數(shù)據(jù)翻轉(zhuǎn)單元每個時鐘周期對蝶形處理后數(shù)據(jù)的相對位置進行一次調(diào)整，得到調(diào)整后的處理數(shù)據(jù)；

(7)調(diào)整后數(shù)據(jù)存儲

倒位序輸出模塊中的數(shù)據(jù)翻轉(zhuǎn)單元，將調(diào)整后的處理數(shù)據(jù)通過數(shù)據(jù)總線傳輸給倒位序輸出模塊中的存儲單元，存儲單元在控制單元的控制下，將調(diào)整后的處理數(shù)據(jù)寫入到數(shù)據(jù)存儲器中；

(8)倒位序輸出

倒位序輸出模塊中存儲單元的數(shù)據(jù)選擇器，在控制單元的控制下，對數(shù)據(jù)存儲器中存儲的數(shù)據(jù)進行倒位序操作，得到數(shù)據(jù)的倒位序輸出數(shù)據(jù)。

6.根據(jù)權(quán)利要求書5所述的基于FPGA的高速定點FFT處理方法，其特征在于，所述步驟(4)的蝶形處理方法的具體步驟如下：

第一步，對于蝶形處理單元的輸入數(shù)據(jù)，按照下式求得第一次蝶形處理的結(jié)果：

Y1(i)=X(i)+X(i+N/2)×WNp]]>

Y2(i)=X(i)-X(i+N/2)×WNp]]>

Y3(i)=X(i+N/4)+X(i+3N/4)×WNp]]>

Y4(i)=X(i+N/4)-X(i+3N/4)×WNp]]>

其中，Y₁、Y₂、Y₃、Y₄分別表示第一次蝶形處理的輸出序列，X為蝶形處理單元的輸入數(shù)據(jù)序列，i、i+N/4、i+N/2、i+3N/4表示當(dāng)前處理數(shù)據(jù)在輸入數(shù)據(jù)序列中的對應(yīng)位置，0≤i≤N/4-1，N為輸入數(shù)據(jù)的序列長度，為輸入數(shù)據(jù)序列進行蝶形處理所需的蝶形因子；

第二步，對于第一步蝶形處理得到的結(jié)果，按照下式求得第二次蝶形處理的結(jié)果：

Z(4k)=Y1(k)+Y3(k)×WNp]]>

Z(4k+1)=Y1(k)-Y3(k)×WNp]]>

Z(4k+2)=Y2(k)+Y4(k)×WNp]]>

Z(4k+3)=Y2(k)-Y4(k)×WNp]]>

其中，Z表示第二次蝶形處理后的輸出數(shù)據(jù)序列，4k、4k+1、4k+2、4k+3表示處理結(jié)果在輸出序列中的對應(yīng)位置，0≤k≤N/4-1，N為輸入數(shù)據(jù)的序列長度，Y₁、Y₂、Y₃、Y₄表示第一次蝶形處理的結(jié)果，為數(shù)據(jù)進行蝶形處理所需的蝶形因子。