[發明專利]應用于信號處理芯片的高速信號采樣和同步的架構及方法

有效

• 申請號: 201210363144.4
• 申請日: 2012-09-26
• 公開（公告）號: CN102931994A
• 公開（公告）日: 2013-02-13
• 發明（設計）人: 呂繼平;陳俊宇;文建瀾;邸曉曉;吳新春
• 申請（專利權）人: 成都嘉納海威科技有限責任公司
• 主分類號: H03M1/54
• 分類號: H03M1/54
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種應用于信號處理芯片的高速信號采樣和同步的架構，其特征在于：包括可調延時鏈模塊、與可調延時鏈模塊連接的異步FIFO模塊、與異步FIFO模塊連接的讀控制信號產生單元、用于接收啟動信號并開始計數的第一計數器和與第一計數器連接的內部自啟動信號產生單元，內部自啟動信號產生單元與異步FIFO模塊連接。

2.根據權利要求1所述的應用于信號處理芯片的高速信號采樣和同步的架構，其特征在于：所述可調延時鏈模塊由若干個延時單元串聯組成。

3.根據權利要求1所述的應用于信號處理芯片的高速信號采樣和同步的架構，其特征在于：所述異步FIFO模塊包括第二計數器、與第二計數器連接的寫使能產生模塊和與寫使能產生模塊連接的非空狀態信號產生單元；所述第二計數器和寫使能產生模塊分別與內部自啟動信號產生單元連接；所述非空狀態信號產生單元與讀控制信號產生單元連接。

4.根據權利要求3所述的應用于信號處理芯片的高速信號采樣和同步的架構，其特征在于：所述第二計數器為四位計數器。

5.根據權利要求1所述的應用于信號處理芯片的高速信號采樣和同步的架構，其特征在于：所述第一計數器為八位計數器。

6.采用權利要求1所述架構進行高速信號采樣和同步的方法，其特征在于，該方法包括：

（a）對每路ADC信號，可調延時鏈模塊對ADC時鐘信號進行可調延時處理，使ADC時鐘和ADC數據保持精確的相位關系；同時，啟動信號啟動第一計數器；其中，ADC信號包括ADC數據和ADC時鐘；

（b）當第一計數器計數到256時，內部自啟動信號產生單元產生time?out信號，并將該信號傳輸至異步FIFO模塊，同時啟動每路異步FIFO模塊的寫操作，寫入數據的異步FIFO模塊產生非空狀態信號1，并將該信號傳輸至讀控制信號產生單元；

（c）當多路異步FIFO模塊產生的非空狀態信號均為1時，讀控制信號產生單元產生數據有效信號和讀地址，并傳輸給異步FIFO模塊，進行數據的同步輸出。

7.采用權利要求1所述架構進行高速信號采樣和同步的方法，其特征在于，該方法包括：

（Ⅰ）對每路ADC信號，可調延時鏈模塊對ADC時鐘信號進行可調延時處理，使ADC時鐘和ADC數據保持精確的相位關系；同時，啟動信號啟動第一計數器；其中，ADC信號包括ADC數據、ADC時鐘和ADC同步信號；

（Ⅱ）將每路的ADC數據、ADC同步信號和延時后的ADC時鐘輸入到異步FIFO模塊；當ADC同步信號為1，啟動該路的異步FIFO模塊的寫操作，寫入數據的異步FIFO模塊產生非空狀態信號1，并將該信號傳輸至讀控制信號產生單元；

（Ⅲ）當第一計數器計數到256時，內部自啟動信號產生單元產生time?out信號，此時判斷每路異步FIFO模塊是否都有數據寫入，如果有異步FIFO模塊沒有寫入數據，啟動第二計數器，計數到16時，強制啟動各路寫使能產生模塊，對所有異步FIFO模塊進行寫操作；

（Ⅳ）當多路異步FIFO模塊產生的非空狀態信號均為1時，讀控制信號產生單元產生數據有效信號和讀地址，并傳輸給異步FIFO模塊，進行數據的同步輸出。