[發(fā)明專利]降低電源關(guān)斷時(shí)負(fù)載功耗的電路

無效

• 申請?zhí)枺?/td>: 201210360477.1
• 申請日: 2012-09-26
• 公開（公告）號(hào): CN103684377A
• 公開（公告）日: 2014-03-26
• 發(fā)明（設(shè)計(jì)）人: 王紀(jì)云;吳勇;王曉娟
• 申請（專利權(quán)）人: 鄭州單點(diǎn)科技軟件有限公司
• 主分類號(hào): H03K17/687
• 分類號(hào): H03K17/687
• 代理公司: 暫無信息
• 代理人: 暫無信息

1.一種降低電源關(guān)斷時(shí)負(fù)載功耗的電路，其特征在于，包括第一PMOS晶體管（P1）、第二PMOS晶體管（P2）、第三PMOS晶體管（P3）、第一NMOS晶體管（N1）、第二NMOS晶體管（N2）、第一電阻（R1）和第二電阻（R2）；

電壓源（VDD）連接至第一PMOS晶體管（P1）的源極和第二PMOS晶體管（P2）的源極，并通過第一電阻（R1）連接至第一PMOS晶體管（P1）的柵極和第二NMOS晶體管（N2）的漏極；第一PMOS晶體管（P1）的漏極和第二PMOS晶體管（P2）的柵極連接至第一控制信號(hào)輸出端（Vout1）；第三PMOS晶體管（P3）的柵極和第二NMOS晶體管（N2）的源極連接至第二控制信號(hào)輸出端（Vout2）；第一NMOS晶體管（N1）的漏極連接至第三PMOS晶體管（P3）的漏極、第一NMOS晶體管（N1）的柵極和第二NMOS晶體管（N2）的柵極，源極通過第二電阻（R2）接地。

2.根據(jù)權(quán)利要求1所述的降低電源關(guān)斷時(shí)負(fù)載功耗的電路，其特征在于，所述第一PMOS晶體管（P1）、第二PMOS晶體管（P2）和第三PMOS晶體管（P3）為參數(shù)相同的PMOS晶體管。

3.根據(jù)權(quán)利要求1所述的降低電源關(guān)斷時(shí)負(fù)載功耗的電路，其特征在于，所述第一NMOS晶體管（N1）和第二NMOS晶體管（N2）為參數(shù)相同的NMOS晶體管。