[發明專利]高度集成的可編程非易失性存儲器及其制造方法

有效

• 申請號: 201210359379.6
• 申請日: 2012-09-24
• 公開（公告）號: CN103022042A
• 公開（公告）日: 2013-04-03
• 發明（設計）人: 權義弼
• 申請（專利權）人: 權義弼
• 主分類號: H01L27/115
• 分類號: H01L27/115;H01L21/8247
• 代理公司: 北京銘碩知識產權代理有限公司 11286
• 代理人: 韓明星

1.一種高度集成的可編程非易失性存儲器，其特征在于由在半導體襯底上形成為具有互不相同的臺階的第一臺階單元和第二臺階段元構成，

所述第一臺階單元和第二臺階單元分別包括由導電層-可變電阻-金屬層-半導體層所層疊的結構、由導電層-可變電阻-半導體層所層疊的結構、由導電層-絕緣膜-金屬層-半導體層所層疊的結構、由導電層-絕緣膜-半導體層所層疊的結構中的某一個而構成，

所述第一臺階單元以臺階高的水平面為基準而形成，所述第二臺階單元以臺階低的水平面為基準而形成。

2.如權利要求1所述的高度集成的可編程非易失性存儲器，其特征在于所述第一臺階單元以半導體襯底的表面為基準而形成，所述第二臺階單元以溝槽底面為基準而形成。

3.如權利要求1所述的高度集成的可編程非易失性存儲器，其特征在于由所述第一臺階單元與第二臺階單元相鄰的結構構成或所述第一臺階單元與第二臺階單元相鄰的結構重復的結構形成。

4.如權利要求1所述的高度集成的可編程非易失性存儲器，其特征在于在所述第一臺階單元與第二臺階單元之間的側壁形成側壁分隔件，以防止由所述第一臺階單元和第二臺階單元中置于第一電極和半導體襯底之間的可變電阻或絕緣膜引起的干擾，或抑制有可能在包含所述第一臺階單元和第二臺階單元之間的區域內寄生的晶體管的形成。

5.如權利要求1所述的高度集成的可編程非易失性存儲器，其特征在于從水平方向看來在字線和位線相交叉的區域形成所述第一臺階單元或第二臺階單元。

6.如權利要求1所述的高度集成的可編程非易失性存儲器，其特征在于在由所述導電層-可變電阻-半導體層層疊的結構或由導電層-絕緣膜-半導體層層疊的結構中，所述半導體層包含P-N結二極管結構。

7.如權利要求1所述的高度集成的可編程非易失性存儲器，其特征在于在由所述導電層-可變電阻-半導體層層疊的結構或由導電層-絕緣膜-半導體層層疊的結構中，當所述可變電阻或絕緣膜成為導通狀態時，所述導電層和所述半導體層構成為肖特基二極管。

8.如權利要求1所述的高度集成的可編程非易失性存儲器，其特征在于所述非易失性存儲器的寫入及讀取電路包含晶體管，該晶體管構成為作為用于執行寫入動作的位線預充電電路能夠將位線預充電為作為編程電壓的VPP電壓，或者構成為作為用于執行讀取動作的全局位線預充電電路能夠將全局位線預充電為0V電壓。

9.如權利要求1所述的高度集中的可編程非易失性存儲器，其特征在于所述非易失性存儲器的編程運行方法包括步驟：

對于未被選取的字線維持0V電壓，對于未被選取的位線施加作為編程電壓的VPP電壓或事先預充電為VPP電壓而成為浮置狀態；

將施加于字線的電壓從0V提高為作為編程電壓的VPP電壓，以使對于由所述字線所選取的存儲單元的二極管形成為正向電壓，并將0V電壓施加于位線，以使由所述字線所選取的存儲單元中由所述位線所選取的存儲單元被編程；

對所述位線施加作為編程電壓的VPP電壓或事先預充電為VPP電壓而成為浮置狀態，以防止由所述字線所選取的存儲單元中由所述位線選取的存儲單元被編程。

10.一種高度集成的可編程非易失性存儲器的制造方法，其特征在于包括：

對應于第二臺階單元所要形成的位置，向半導體襯底內部沿一個方向形成溝槽的步驟；

在所述溝槽側壁形成側壁分隔件的步驟；

以自對準方式形成擴散區的步驟；

在半導體襯底的表面形成第一臺階單元的步驟；

在所述溝槽底面形成第二臺階單元的步驟；

形成所述第一臺階單元和第二臺階單元的第一電極的步驟；

所述第一臺階單元和第二臺階單元分別包含由導電層-可變電阻-金屬層-半導體層所層疊的結構、由導電層-可變電阻-半導體層所層疊的結構、由導電層-絕緣膜-金屬層-半導體層所層疊的結構、由導電層-絕緣膜-半導體層所層疊的結構中的某一個而構成。

11.如權利要求10所述的高度集成的可編程非易失性存儲器的制造方法，其特征在于利用根據臺階結構和側壁分隔件而以自對準的方式注入離子的制造方法制造多個存儲單元。