[發明專利]模擬-數字信號轉換方法及其裝置

有效

• 申請號: 201210352257.4
• 申請日: 2012-09-20
• 公開（公告）號: CN103532548A
• 公開（公告）日: 2014-01-22
• 發明（設計）人: 羅裕森;李康潤;夫榮健;樸炯句;金弘珍;金裕桓;李東秀
• 申請（專利權）人: 三星電機株式會社;成均館大學校產學協力團
• 主分類號: H03M1/10
• 分類號: H03M1/10;H03M1/12
• 代理公司: 北京康信知識產權代理有限責任公司 11240
• 代理人: 余剛;吳孟秋

相關申請的交叉引用

本申請要求2012年7月4日向韓國知識產權局提交的韓國專利申請第10-2012-0073053號的優先權，其全部內容結合于此作為參考。

技術領域

本發明涉及一種模擬-數字信號轉換方法及其裝置，以及包括所述方法和裝置的數字鎖相環電路。

背景技術

鎖相環（PLL）電路被廣泛用于在諸如長期演進（LTE）等的第四代移動通信系統、諸如藍牙TM的便攜式電話技術、全球定位系統（GPS）、寬帶碼分多址方案等、諸如802.11a/b/g方案等的無線局域網（WLAN）中以產生應用載波頻率。現有技術的模擬PLL電路的問題在于，需要高速運行的除法器，并且由于金屬氧化半導體（MOS）的寬-長比依賴于電流源的噪聲，準確性等而受到限制，所以并不能減小其面積。

此外，由于環路濾波器包括無源電阻和電容器，這占據了相對大的面積，為了確保想要的模擬信號電平，需要壓控振蕩器（VCO）緩沖器、局部振蕩器（LO）緩沖器、輸出緩沖器等以增加功率消耗。此外，當工藝改變時，由于模擬PLL電路的對工藝特性的敏感性，所有的模塊都完全需要重新設計，增加了制造時間和制造成本。因此，存在對能夠解決上述問題的數字PLL電路的需求。

數字PLL電路是用于將模擬信號轉換為數字信號的模塊，它可以包括時間-數字轉換器（TDC）。TDC包括一個或多個延時單元，每一個延時單元的延遲時間可以根據諸如PVT（工藝，電源電壓，溫度）條件的工藝、電源電壓，溫度等增加或減少。因此，在TDC的設計階段，需要根據PVT條件等而有效地補償延遲時間改變的技術。

專利文獻1涉及TDC并且提出了一種TDC作為適用于數字PLL電路的模擬-數字轉換器，而并沒有披露關于輔助延時單元的內容以及補償各延時單元的延遲時間的改變的內容。此外，專利文獻2披露了從不同TDC輸出兩個數字信號的內容，而并沒有通過使用這兩個數字信號來補償延遲時間的改變的內容。

[相關技術文獻]

（專利文獻1）1.韓國專利公開第KR10-2011-0113790號

（專利文獻2）2.美國專利公開第US2009/0153377號

發明內容

本發明的一方面提供了一種模擬-數字信號轉換方法及其裝置，以及包括所述方法和裝置的數字鎖相環（PLL）電路，能夠通過使用從N個延時元件和額外地連接至N個延時元件的輔助延時元件產生的數字信號，補償根據PVT條件產生的延遲時間的改變。

根據本發明的一方面，提供了一種模擬-數字信號轉換的方法，包括：通過將從N個延時元件的輸出端檢測的N個延時信號中的每一個與基準信號相比較，產生具有N個比特的第一數字輸出信號；通過將第（N+1）個延時元件產生的輔助延時信號與基準信號相比較，產生第二數字輸出信號；以及基于第一數字輸出信號和第二數字輸出信號確定N個延時元件中的每一個的延遲時間的改變。

在確定中，當第二數字輸出信號具有高值時，可以確定N個延時元件中的每一個的延遲時間已經減少。

在測定中，當第二數字輸出信號具有低值時，可以確定N個延時元件中每一個的延遲時間已經減少或者是正常的。

在測定中，當在第一數字輸出信號中的N個比特中具有“1”值的比特數小于在N個延時元件中的每一個的延遲時間是正常時的第一數字輸出信號中具有高值的比特數時，可以確定N個延時元件中涉外每一個的延遲時間已經增加。

本方法還可以包括：當在延遲時間改變的確定中確定了N個延時元件中的每一個的延遲時間已經改變時，校正N個延時元件中的每一個的延遲時間。

在校正中，當確定N個延時元件中的每一個的延遲時間已經增加，可以降低包含在N個延時元件的每一個中的電容器組的電容值。

在校正中，當確定N個延時元件中的每一個的延遲時間已經減少時，可以增加包含在N個延時元件的每一個中的電容器組的電容值。

根據本發明的另一方面，提供了一種模擬-數字信號轉換裝置，包括：信號轉換單元，所述信號轉換單元包括N個延時元件和串聯連接至N個延時元件中的第N個延時元件的輔助延時元件，所述N個延時元件彼此串聯并從預定的輸入信號產生N個延時信號；以及信號處理單元，通過將N個延時信號中的每一個與基準信號相比較，產生具有N個比特的第一數字輸出信號，并且通過將由輔助延時元件輸出的輔助延時信號與基準信號相比較，產生第二數字輸出信號，其中，信號處理單元基于第一數字輸出信號與第二數字輸出信號確定N個延時元件中的每一個的延遲時間的改變。