[發(fā)明專利]半導(dǎo)體裝置及其制造方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201210350172.2
• 申請(qǐng)日: 2012-09-19
• 公開(kāi)（公告）號(hào): CN103022021A
• 公開(kāi)（公告）日: 2013-04-03
• 發(fā)明（設(shè)計(jì)）人: 三浦正幸;加本拓;佐藤隆夫
• 申請(qǐng)（專利權(quán)）人: 株式會(huì)社東芝
• 主分類號(hào): H01L25/065
• 分類號(hào): H01L25/065;H01L27/115
• 代理公司: 北京市中咨律師事務(wù)所 11247
• 代理人: 萬(wàn)利軍;陳海紅

技術(shù)領(lǐng)域

在此所公開(kāi)的實(shí)施方式通常涉及半導(dǎo)體裝置及其制造方法。

背景技術(shù)

在內(nèi)置有NAND型閃速存儲(chǔ)器等存儲(chǔ)器芯片的半導(dǎo)體存儲(chǔ)裝置中，為了實(shí)現(xiàn)小型、高容量化，而適用在內(nèi)插（interposer）基板上配置有芯片層疊體的結(jié)構(gòu)，該芯片層疊體是多層層疊有薄厚化了的存儲(chǔ)器芯片而成的。進(jìn)而，為了高速地發(fā)送接收存儲(chǔ)器芯片之間的電信號(hào)，分別在多個(gè)存儲(chǔ)器芯片內(nèi)設(shè)置貫通電極，并且用凸起（bump）電極連接貫通電極之間，由此對(duì)按多層層疊了的存儲(chǔ)器芯片之間進(jìn)行電連接。

半導(dǎo)體存儲(chǔ)裝置中，需要在存儲(chǔ)器芯片與外部器件之間進(jìn)行數(shù)據(jù)通信的接口（IF）電路。IF電路，搭載于例如位于芯片層疊體的最下層的存儲(chǔ)器芯片。最下層的存儲(chǔ)器芯片與其他存儲(chǔ)器芯片相比其尺寸無(wú)可避免地增大，所以裝置尺寸會(huì)大型化。進(jìn)而，需要2種存儲(chǔ)器芯片，所以會(huì)產(chǎn)生開(kāi)發(fā)效率降低和/或制造成本增加等問(wèn)題。正在研究將搭載有IF電路的半導(dǎo)體芯片（IF芯片）配置于芯片層疊體上。在這樣的情況下，要求通過(guò)改善IF芯片的配置位置、IF芯片與存儲(chǔ)器芯片和/或內(nèi)插基板的連接結(jié)構(gòu)等，實(shí)現(xiàn)制造成本的降低和/或與外部器件的數(shù)據(jù)通信速度的提高。

發(fā)明內(nèi)容

本發(fā)明的實(shí)施方式提供能夠抑制芯片層疊體尺寸增加、并且實(shí)現(xiàn)制造成本的降低和/或與外部器件之間的數(shù)據(jù)傳輸速度的提高等的層疊型半導(dǎo)體裝置及其制造方法。

根據(jù)一個(gè)實(shí)施方式，提供一種半導(dǎo)體裝置，其具備：內(nèi)插基板，其具有具備外部連接端子的第1面和具備內(nèi)部連接端子的第2面；芯片層疊體，其配置在所述內(nèi)插基板的所述第2面上，具有按順序?qū)盈B的多個(gè)半導(dǎo)體芯片；和接口芯片，其搭載在所述芯片層疊體中的位于層疊順序的最上層的半導(dǎo)體芯片上。多個(gè)半導(dǎo)體芯片，經(jīng)由在除了位于層疊順序的最下層的半導(dǎo)體芯片外的半導(dǎo)體芯片內(nèi)設(shè)置的第1貫通電極以及連接第1貫通電極之間的第1凸起電極而電連接。最下層的半導(dǎo)體芯片，與內(nèi)插基板經(jīng)由設(shè)置有貫通電極的半導(dǎo)體芯片中的至少一個(gè)而電連接。接口芯片與最上層的半導(dǎo)體芯片經(jīng)由第2凸起電極而電連接。接口芯片，經(jīng)由在最上層的半導(dǎo)體芯片的表面形成的再布線層或者設(shè)置于接口芯片內(nèi)的第2貫通電極，與內(nèi)插基板的內(nèi)部連接端子電連接。

根據(jù)本發(fā)明的實(shí)施方式，能夠提供能夠抑制芯片層疊體尺寸增加、并且實(shí)現(xiàn)制造成本的降低和/或與外部器件之間的數(shù)據(jù)傳輸速度的提高等的層疊型半導(dǎo)體裝置及其制造方法。

附圖說(shuō)明

圖1為表示第1實(shí)施方式的半導(dǎo)體裝置的剖視圖。

圖2為表示第2實(shí)施方式的半導(dǎo)體裝置的剖視圖。

圖3A到圖3C為表示圖2所示的半導(dǎo)體裝置的制造方法的剖視圖。

圖4為圖3B所示的半導(dǎo)體裝置的制造工序的俯視圖。

圖5A到圖5F為第3實(shí)施方式的半導(dǎo)體裝置及其制造方法的剖視圖。

圖6為表示第4實(shí)施方式的半導(dǎo)體裝置的剖視圖。

圖7A到圖7C為表示圖6所示的半導(dǎo)體裝置的第1制造方法的剖視圖。

圖8A以及圖8B為表示圖6所示的半導(dǎo)體裝置的第2制造方法的剖視圖。

圖9為表示第5實(shí)施方式的半導(dǎo)體裝置的剖視圖。

圖10A以及圖10B為表示圖9所示的半導(dǎo)體裝置的第1制造方法的剖視圖。

圖11A以及圖11B為表示圖9所示的半導(dǎo)體裝置的第2制造方法的剖視圖。

圖12為表示第6實(shí)施方式的半導(dǎo)體裝置的剖視圖。

圖13為表示第7實(shí)施方式的半導(dǎo)體裝置的剖視圖。

圖14A到圖14H為表示第8實(shí)施方式的半導(dǎo)體裝置的制造方法的剖視圖。

具體實(shí)施方式

底面，關(guān)于實(shí)施方式的半導(dǎo)體裝置及其制造方法，參照?qǐng)D面進(jìn)行說(shuō)明。在底面的實(shí)施方式中，作為半導(dǎo)體芯片，主要關(guān)于使用NAND型閃速存儲(chǔ)器等非易失性存儲(chǔ)器那樣的存儲(chǔ)器芯片的半導(dǎo)體存儲(chǔ)裝置進(jìn)行說(shuō)明，但實(shí)施方式的半導(dǎo)體裝置及其制造方法并不限定于此。

（第1實(shí)施方式）

圖1示出第1實(shí)施方式的半導(dǎo)體裝置。圖1所示的半導(dǎo)體裝置1為作為半導(dǎo)體芯片使用存儲(chǔ)器芯片的半導(dǎo)體存儲(chǔ)裝置。半導(dǎo)體存儲(chǔ)裝置1具備內(nèi)插基板2。內(nèi)插基板2，例如為在絕緣樹(shù)脂基板的表面和/或內(nèi)部設(shè)有布線網(wǎng)3的基板，具體而言，適用使用玻璃環(huán)氧樹(shù)脂和/或BT樹(shù)脂（雙馬來(lái)酰亞胺-三嗪樹(shù)脂）等絕緣樹(shù)脂的印制布線板（多層印制基板等）。內(nèi)插基板2具有成為外部連接端子的形成面的第1面2a和成為芯片層疊體的配置面的第2面2b。