[發明專利]一種金屬-介質-金屬電容及其制造方法

有效

• 申請號: 201210349563.2
• 申請日: 2012-09-19
• 公開（公告）號: CN102903611B
• 公開（公告）日: 2018-06-22
• 發明（設計）人: 周偉;全馮溪;蔣賓
• 申請（專利權）人: 上海集成電路研發中心有限公司
• 主分類號: H01L21/02
• 分類號: H01L21/02
• 代理公司: 上海天辰知識產權代理事務所(特殊普通合伙) 31275
• 代理人: 吳世華;林彥之

本發明涉及一種金屬?介質?金屬電容及其制造方法。通過本發明的電容及其制造方法，可以將具有較高介電常數的介質層的電容集成到采用常規或者較低介電常數介質的后道互連工藝中，從而可以實現在大容量集成電容的時候，提高電容的面積利用率和電容量的同時，不影響或者降低金屬連線的RC寄生延遲。

【技術領域】

本發明屬于集成電路領域，具體涉及一種金屬-介質-金屬電容及其制造方法。

【背景技術】

在集成電路中，電容作為常用的電子元器件單元被廣泛地應用。通常，在半導體集成電路中，集成電容與晶體管電路制作在同一芯片上。目前，芯片中廣泛采用的電容形式包括金屬-介質-金屬電容。

傳統的金屬-介質-金屬電容，可以在同一金屬層采用插指狀結構，并利用多層金屬層疊層的方式在相對較小的面積上制作容量更大的電容，因此在設計大容量集成電容時設計者更青睞這類電容。

上述的這類電容同時利用了同一金屬層的層內介質層電容(也稱側壁電容)和上下層金屬層的層間介質層電容(也稱層間電容)，大大地提高了面積利用率和電容量。其中前者產生的電容與層內介質的介電常數(介電常數簡稱k值)、金屬層深度和金屬極板長度(例如指狀極板的每指長度)成正比，與金屬極板間距成反比；后者產生的電容與層間介質層的k值、上下層金屬極板的重疊面積成正比，與層間介質層的厚度成反比。

在同一金屬層中，提高介質的介電常數k值是提高電容的面積利用率和電容量的方法之一。

然而，在常規的芯片制作的后道互連工藝中，為降低金屬連線的寄生RC延遲，后道金屬層介質的k值一般不宜過高；特別是在高階制程中，后道金屬層中采用低介電常數(low-k)介質層來降低金屬連線的寄生RC延遲。

因此，如何能夠在提高電容的面積利用率和電容量的同時，降低或不增加寄生RC延遲，一直是本領域技術人員想要解決的技術問題。

【發明內容】

本發明提供了一種金屬-介質-金屬電容的制造方法，其包括提供基底和在基底之上制作至少一層后道金屬層單元的步驟，

所述后道金屬層單元包含金屬連線區域和電容區域；所述電容區域具有金屬-介質-金屬的電容結構；

所述后道金屬層單元的制作過程包含以下步驟：

在基底之上，沉積第一介質層；在所述的第一介質層之上沉積硬掩膜介質層；

在所形成的結構表面定義出第一介質層圖形，并通過第一刻蝕工藝刻蝕掉所述第一介質層圖形以外的其他所有區域的第一介質層和硬掩膜介質層；

在所述第一刻蝕工藝后所形成的結構表面沉積第二介質層，并使其表面平坦化；

在所形成的結構表面定義出第二介質層圖形，并通過第二刻蝕工藝刻蝕掉所述第一介質層圖形和第二介質層圖形以外的第二介質層，所述的硬掩膜介質層能夠阻擋第二刻蝕工藝；

再在所述第二刻蝕工藝后所形成的結構表面沉積金屬層；

在所述后道金屬層單元中：所述第一介質層圖形是所述電容區域的介質層的圖形，所述第二介質層圖形是所述金屬連線區域的介質層的圖形；或者，所述第二介質層圖形是所述電容區域的介質層的圖形，所述第一介質層圖形是所述金屬連線區域的介質層的圖形；

所述電容區域的介質層采用High-K的材料；所述金屬連線區域的介質層采用Low-K的材料。

通過本發明的制造方法，可以將具有較高介電常數的介質層的電容集成到采用常規或者較低介電常數介質的后道互連工藝中，從而可以實現在大容量集成電容的時候，提高電容的面積利用率和電容量的同時，不影響或者降低金屬連線的RC寄生延遲。