[發明專利]基于FPGA的并行循環冗余校驗運算電路

有效

• 申請號: 201210347751.1
• 申請日: 2012-09-18
• 公開（公告）號: CN102891685B
• 公開（公告）日: 2018-06-22
• 發明（設計）人: 張堅;何健
• 申請（專利權）人: 國核自儀系統工程有限公司
• 主分類號: H03M13/09
• 分類號: H03M13/09
• 代理公司: 上海申匯專利代理有限公司 31001
• 代理人: 俞宗耀;朱逸

一種基于FPGA的并行循環冗余校驗運算電路，涉及數據校驗技術領域，所解決的是提高計算靈活性的技術問題。該電路包括多項式矩陣計算模塊、單位矩陣輸出模塊、系統矩陣計算模塊、并行CRC運算模塊；將生成多項式輸入多項式矩陣計算模塊，通過多項式矩陣計算模塊高效地計算出生成多項式矩陣的m次冪運算結果，利用系統矩陣計算模塊中的二輸入選擇器件在線選擇兩種階數的生成多項式階數，利用系統矩陣計算模塊輸出的系統矩陣，使得并行CRC運算模塊能在實現兩種輸入位寬的CRC運算。本發明提供的電路，改變生成多項式時，不需要重新計算CRC運算所需的系統矩陣。

技術領域

本發明涉及數據校驗技術，特別是涉及一種基于FPGA的并行循環冗余校驗運算電路的技術。

背景技術

工業儀控系統中的數據在通信線路上串行傳送時，由于線路噪音等因素的影響，可能導致多位傳輸數據發生錯誤。在這種情況下，奇偶校驗和漢明校驗的作用就不大了，此時需要采用循環冗余檢查(即CRC)運算對所傳輸的數據進行校驗。CRC運算簡單但具有很強的檢錯能力，能夠檢查3位以上的錯誤，而且易于用編碼器及檢測電路實現。從性能上和開銷上考慮，均遠遠優于奇偶校驗及漢明校驗等方式。

現有的CRC運算電路構架分為兩類，一類是串行CRC運算電路，另一類是并行CRC運算電路。由于串行CRC運算電路的數據處理能力較低，不能滿足高速數據傳輸場合下的數據校驗要求，因此在需要高速數據傳輸的場合，都采用并行CRC運算電路來實現CRC運算。

現有的并行CRC運算電路的缺陷在于：只能針對特定的生成多項式和數據位寬進行數據校驗，在改變生成多項式時，都需要重新計算CRC運算所需的系統矩陣F^w，給CRC運算實時運行帶來極大的困難，存在靈活性低的缺陷，不能滿足構建CRC運算的IP核等場合的要求。

發明內容

針對上述現有技術中存在的缺陷，本發明所要解決的技術問題是提供一種改變生成多項式時，不需要重新計算CRC運算所需的系統矩陣，靈活性高的基于FPGA的并行循環冗余校驗運算電路。

為了解決上述技術問題，本發明所提供的一種基于FPGA的并行循環冗余校驗運算電路，其特征在于，該電路包括以下四個模塊：

1)多項式矩陣計算模塊

多項式矩陣計算模塊是用于計算多項式m次冪矩陣的模塊，m是一大于1的整數，多項式m次冪矩陣是由m²個陣元組成的m行m列的矩陣，多項式矩陣計算模塊中設有與多項式m次冪矩陣中各陣元一一對應的m²個多項式計算單元，設多項式m次冪矩陣的起始行號為0行，起始列號為0列，該矩陣第i行第j列的陣元為f_ij，則多項式矩陣計算模塊的結構為：

滿足條件0≤i≤m-1且j＝0的f_ij為多項式向量賦值陣元，該f_ij對應的多項式計算單元為多項式矩陣計算模塊的第i行多項式向量輸入端，記為q_i，該多項式計算單元的輸出端即為q_i；

滿足條件i＝0且1≤j≤m-1的f_ij對應的多項式計算單元由一個二輸入與門構成，該二輸入與門的輸出端即為本單元的輸出端，該二輸入與門的兩個輸入端分別接到q_i及對應f_m-1,j-1的多項式計算單元的輸出端；

滿足條件1≤i≤m-1且1≤j≤m-1的f_ij對應的多項式計算單元由一個二輸入異或門和一個二輸入與門構成，其中的二輸入與門的兩個輸入端分別接到q_i和對應f_m-1,j-1的多項式計算單元的輸出端，其中的二輸入異或門的一個輸入端接到對應f_i-1,j-1的多項式計算單元的輸出端，另一個輸入端接到本單元的二輸入與門的輸出端，該二輸入異或門的輸出端構成本單元的輸出端；

2)單位矩陣輸出模塊