[發明專利]一種形成具有低GIDL電流的NMOS器件的方法

無效

• 申請號: 201210343636.7
• 申請日: 2012-09-17
• 公開（公告）號: CN102867755A
• 公開（公告）日: 2013-01-09
• 發明（設計）人: 張冬明;劉巍
• 申請（專利權）人: 上海華力微電子有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L21/265
• 代理公司: 上海申新律師事務所 31272
• 代理人: 竺路玲

技術領域

本發明涉及半導體集成電路領域，尤其涉及一種可減小55nm以下制程NMOS器件柵致漏極泄露（GIDL）電流的方法。

背景技術

隨著超大規模集成電路技術的迅速發展，MOSFET器件的尺寸在不斷減小。由于MOSFET晶體管尺寸的急劇減小，柵氧化層的厚度減小至2nm甚至更薄。在MOS器件按比例縮小尺寸的同時，工作電壓并未相應地等比例降低，這使得MOS器件的溝道電場和氧化層電場顯著增加，由此因薄柵而帶來的器件的可靠性問題日益突出。

隨著器件越來越薄，器件關態時（NMOSFET時柵電壓V_G?<?0V）由帶帶隧穿引發的柵致漏極泄漏（GIDL）電流越來越大，它已經成為嚴重限制MOSFET以及FLASH存儲器的問題之一。GIDL電流本身便引入了熱空穴注入，它使得空穴陷落在柵氧化層中從而導致器件的不穩定性以及能導致柵氧層擊穿。因此隨著氧化層厚度的減小，關態氧化層的可靠性將會越來越重要，此方面已經引發了越來越多的關注。

減小GIDL的常規技術是提高柵氧化層形成的溫度到大約1000℃到1100℃。提高氧化溫度主要是較少襯底的表面態密度，以減少GIDL。現在的主流工藝主要是通過快速熱氧化作用工藝（RTO）和現場水汽生成工藝（In-situ?steam?generation，ISSG）來生長柵氧化層。但是RTO比用氧化爐的氧化作用會導致柵氧化層更差的均勻性，這種不均勻導致器件的閾值電壓變化大，這是不希望的；此外利用ISSG生長氧化層，隨著器件尺寸的縮小到55nm制程以下，對GIDL電流減小的控制能力也逐漸減低。

另一種減小GIDL的技術是減小輕摻雜漏區（LDD）的濃度。由于器件尺寸減少，短溝道效應成為日漸嚴重的問題。LDD的主要目的是為了這種抑制短溝道效應。為了降低短溝道效應，?LDD必須采用超淺結。但是為了避免驅動電流的降低，LDD的濃度也日益增強。如果采用一味降低LDD濃度的方法來減小GIDL電流，就會增加溝道區電阻，同時降低了驅動電流，讓器件的性能變差。因此，一味地用減小LDD的濃度來降低GIDL電流對未來的集成電路（IC）器件也是不可取的。

隨著器件尺寸縮小，我們也從一些文獻中看到，40nm的GIDL機制也有了一些新的變化，即從縱向電場主導，到橫向電場主導。因此，如何提供一種在小尺寸下可減小MOS器件GIDL電流的MOS管制作方法，已成為業界亟待解決的技術問題。

發明內容

本發明針對現有技術中存在不足之處，提供一種形成GIDL電流的NMOS器件的方法，有效地降低溝道區與漏端的橫向電場，同時在不影響器件性能前提下明顯降低GIDL電流。

為了實現上述目的，本發明提供一種形成低GIDL電流的NMOS器件的方法，包括以下順序步驟：

步驟1：對晶圓進行阱注入形成P阱，對P阱進行BF₂注入以調節閾值電壓。

步驟2：在晶圓表面依次沉積柵極絕緣層和柵極多晶硅層，刻蝕除去多余多晶硅層形成柵極。

步驟3：在柵極的周圍制備第一側墻，形成第一側墻后對器件進行輕摻雜形成輕摻雜源漏結構。

步驟4：在第一側墻外圍制備第二側墻，形成第二側墻后進行源漏注入形成源漏極。

本發明提供的一優選實施例中，其中所述方法中還包括步驟5，所述步驟5為在器件上制作金屬前介質、通孔、金屬插塞和金屬層。

本發明提供的一優選實施例中，其中所述BF₂注入的能量為18~22KeV。

本發明提供的一優選實施例中，其中所述BF₂注入量為1×10¹²~1×10¹⁴/cm²。

本發明提供的方法可減小55nm以下制程的NMOS器件的GIDL電流。通過在P阱形成之后的BF₂的離子注入工藝來調節閾值電壓，把BF₂注入到SiO₂/Si界面下的溝道區，用F抑制B離子的擴散，能有效地降低溝道區與漏端的橫向電場，從而在不影響器件性能前提下明顯降低GIDL電流。

附圖說明

圖1是由本發明提供方法制備形成的NMOS器件。

圖2和圖3是制備出NMOS器件在不同閾值電壓情況下進行離子注入的GIDL電流對比圖。

具體實施方式