[發(fā)明專利]載人航天器FPGA全局時鐘檢測技術(shù)

有效

• 申請?zhí)枺?/td>: 201210326364.X
• 申請日: 2012-09-06
• 公開（公告）號: CN103675443A
• 公開（公告）日: 2014-03-26
• 發(fā)明（設(shè)計）人: 沈小招;常鑫剛
• 申請（專利權(quán)）人: 上海航天控制工程研究所
• 主分類號: G01R23/02
• 分類號: G01R23/02
• 代理公司: 上海航天局專利中心 31107
• 代理人: 馮和純

1.載人航天器FPGA全局時鐘檢測技術(shù)，其特征在于：包括全局時鐘分頻電路、第一同步化電路、第二同步化電路，非門和二輸入端的異或門，其中，

所述全局時鐘分頻電路對全局時鐘進行分頻，產(chǎn)生分頻時鐘信號；

所述第一同步化電路的輸入端連接于所述全局時鐘分頻電路，輸出端連接于所述異或門的第一輸入端，對所述分頻時鐘信號進行同步化處理，使得檢測時鐘和分頻時鐘信號同步，由檢測時鐘信號控制而基于所述分頻時鐘信號產(chǎn)生第一檢測信號；分頻時鐘信號的時鐘周期至少小于檢測時鐘的時鐘周期三倍；

所述非門的輸入端連接所述分頻電路的輸出端，對分頻時鐘信號進行非運算；

所述第二同步化電路連接所述非門的輸出端，由檢測時鐘信號控制而基于非門對分頻時鐘信號的計算結(jié)果而產(chǎn)生第二檢測信號；

所述異或門對所述第一檢測信號和第二檢測進行異或運算。

2.根據(jù)權(quán)利要求1所述的載人航天器FPGA全局時鐘檢測技術(shù)，其特征在于：所述第一同步化電路包括第一D觸發(fā)器、第二D觸發(fā)器、第三D觸發(fā)器，其中，所述第一D觸發(fā)器的復(fù)位端接收所述分頻時鐘信號，所述時鐘端接收檢測時鐘，所述數(shù)據(jù)端連接高電平，所述置位端接低電平；所述第二D觸發(fā)器的復(fù)位端接收所述分頻時鐘信號，時鐘端連接檢測時鐘，數(shù)據(jù)端連接第一D觸發(fā)器的Q端，置位端接收低電平；所述第三D觸發(fā)器的復(fù)位端連接分頻時鐘信號，時鐘端連接所述檢測時鐘，數(shù)據(jù)端連接第二D觸發(fā)器的Q端，置位端連接低電平，Q端連接異或門的第一輸入端；

所述第二同步化電路包括第四D觸發(fā)器、第五D觸發(fā)器和第六D觸發(fā)器，其中，所述第四D觸發(fā)器的復(fù)位端連接非門的輸出端，所述時鐘端接收檢測時鐘，所述數(shù)據(jù)端連接低電平，所述置位端接高電平；所述第五D觸發(fā)器的復(fù)位端連接非門的輸出端，時鐘端連接檢測時鐘，數(shù)據(jù)端連接第四D觸發(fā)器的Q端，置位端接收高電平；所述第六D觸發(fā)器的復(fù)位端連接非門的輸出端，時鐘端連接所述檢測時鐘，數(shù)據(jù)端連接第五D觸發(fā)器的Q端，置位端連接高電平，Q端連接異或門的第二輸入端。

3.根據(jù)權(quán)利要求1所述的載人航天器FPGA全局時鐘檢測技術(shù)，其特征在于：所述檢測技術(shù)還包括狀態(tài)檢測電路，該狀態(tài)檢測電路包括狀態(tài)判別邏輯電路、第七D觸發(fā)器、第八D觸發(fā)器和狀態(tài)判別輸出電路，其中，

所述狀態(tài)判別邏輯電路的輸入端連接所述第七D觸發(fā)器和第八D觸發(fā)器的Q端和異或門的輸出端，輸出端分別連接第七D觸發(fā)器的數(shù)據(jù)端和第八D觸發(fā)器的數(shù)據(jù)端；

所述第七D觸發(fā)器的時鐘端接檢測時鐘，復(fù)位端和置位端均接高電平；

所述第八D觸發(fā)器的時鐘端接檢測時鐘，復(fù)位端和置位端接高電平；

所述狀態(tài)判別輸出電路的輸入端連接所述第七D觸發(fā)器和第八D觸發(fā)器的Q端。