[發(fā)明專利]一種多核處理器CAS/SWAP原子操作實(shí)現(xiàn)方法

有效

• 申請?zhí)枺?/td>: 201210322804.4
• 申請日: 2012-09-04
• 公開（公告）號: CN102880584A
• 公開（公告）日: 2013-01-16
• 發(fā)明（設(shè)計）人: 鄧讓鈺;衣曉飛;李永進(jìn);周宏偉;晏小波;張英;竇強(qiáng);曾坤;謝倫國;馬卓
• 申請（專利權(quán)）人: 中國人民解放軍國防科學(xué)技術(shù)大學(xué)
• 主分類號: G06F15/167
• 分類號: G06F15/167
• 代理公司: 湖南兆弘專利事務(wù)所 43008
• 代理人: 趙洪;周長清

技術(shù)領(lǐng)域

本發(fā)明主要涉及到多核處理器體系結(jié)構(gòu)的設(shè)計領(lǐng)域，特指一種適用于多核處理器。

背景技術(shù)

多核微處理器為具有較強(qiáng)繼承性的同構(gòu)集成，即集成少數(shù)幾個成熟的、結(jié)構(gòu)相同的通用處理器核心。例如：IBM?Power7集成了8個處理器核心；Intel在2010年推出的Nehalem處理器集成了8個處理器核心；Intel?Tukwila處理器則采用4核結(jié)構(gòu)；AMD?Opteron?Magny-Cours微處理器集成了12個處理器核心。

這些處理器芯片上均集成了多級Cache和存儲控制器，見下表1所示。

表1?

Core ArchitectureIntel TukwilaAMD Magny-coursIBM POWER7Intel Xeon Nehalem-EXCore41288L1DCache/core32KB64KB32KB32KBL2Cache/core256KB512KB256KB256KBL3Cache24MB12MB32MB24MB

如圖1所示，上述結(jié)構(gòu)中的存儲層次有一個共同特點(diǎn)，即每個核都有自己的多級私有Cache，然后通過片上互聯(lián)網(wǎng)絡(luò)訪問共享的最外層Cache（Last?Level?Cache，LLCache）或者存儲控制器（Memory?Controller,?MC）。多個私有Cache是通過Cache一致性協(xié)議來實(shí)現(xiàn)數(shù)據(jù)一致性操作。例如，AMD?Magny-cores處理器是采用基于廣播的Cache一致性作廢協(xié)議，IBM和Intel的處理器則是采用基于目錄的Cache一致性作廢協(xié)議。

“軟件同步”是多核處理器任務(wù)并行處理過程中的重要手段，它主要分為兩個階段：第一階段加鎖（lock），然后進(jìn)入臨界區(qū)；第二階段釋放鎖（unlock），基本形式為：

Lock(a)；????????????????????????//加鎖??????????

Critical_Section；??????????????//進(jìn)入臨界區(qū)

Unlock(a)；?????????????????????//解鎖

“軟件同步”還可以使用原子操作實(shí)現(xiàn)加鎖，例如：使用CAS原子操作可實(shí)現(xiàn)如下：