[發明專利]面向高性能SRAM的分級結構

無效

• 申請號: 201210322289.X
• 申請日: 2012-09-02
• 公開（公告）號: CN102915760A
• 公開（公告）日: 2013-02-06
• 發明（設計）人: 柏娜;張鈿鈿;朱賈峰;馮越;陳銘
• 申請（專利權）人: 江蘇東大集成電路系統工程技術有限公司
• 主分類號: G11C11/413
• 分類號: G11C11/413
• 代理公司: 南京天翼專利代理有限責任公司 32112
• 代理人: 湯志武

技術領域

本發明涉及一種高性能SRAM內部最優分級的方法及其架構。本發明可以有效實現SRAM關鍵路徑上第一級和第二級的總延遲近似相等，避免了延遲短板問題。另外，相比于傳統的架構，采用內部字線分級架構對于觸發器的驅動能力要求大大降低，同樣降低延遲，從而實現SRAM性能的最優化。

背景技術

靜態隨機存儲器SRAM(Static?Random?Access?Memory)是易失性存儲器(掉電后丟失，再次上電后的數據為隨機數據)。它以雙穩態電路作為存儲單元，不需要刷新電路即能保存其內部存儲的數據，而且工作速度較快，因此它是計算機系統中直接與CPU交換數據的器件。不管是大型機中的Cache，還是SOC中的寄存器，SRAM都是用于與CPU直接交換數據的必不可少的部件。中低速的CPU或者DSP通常采用單周期讀取的SRAM實現Cache，而高速CPU和DSP工作頻率較高，單周期讀數據不易實現。

SRAM主要由譯碼器、陣列的讀寫、時序控制，靈敏放大器等模塊組成。傳統結構信號流從譯碼器、陣列讀寫到最終的輸出。由于面積效率的限制，譯碼器和陣列讀寫的延遲很難控制在200ps以內，為了達到4GHz以上工作頻率，傳統結構受到限制。為了解決SRAM高頻時的性能瓶頸問題，諸多技術見諸于文獻報道。這其中具有代表性的SRAM架構方案有J.Pille等人在2008年的論文《Implementation?of?the?Cell?BroadbandEngineer?in?65nm?SOI?Technology?Featuring?Dual?Power?Supply?SRAM?Arrays?Supporting6GHz?at?1.3V》中提出的內部分級結構，此方式Pipeline結構非常適合集成于Cache，吞吐量也增加了幾乎2倍。但是讀數據存在一個周期延遲，而且此分割方式直接從WLL分開，不一定是最優的，而且第一個周期存在較大的浪費。

J.Gab?Joong和L.Moon?Key在論文《Design?of?a?scalable?pipelined?RAM?system》中首先發表的Pipeline結構，應用于Packet?switching（分組開關），將大尺寸的SRAM分塊，從而可以分別對小塊進行讀寫數據，最終提高了單個SRAM快的速度，提高吞吐量。但如不連續的進行讀數據，則需要等多個時鐘周期才能讀出正確數據，不適合Cache應用。大部分Intel處理器中的Cache采用多周期讀寫，從而提高了時鐘速度，但是實際吞吐量沒有提高。這是因為多個周期讀、寫相當于時鐘分頻后控制SRAM，對于SRAM吞吐量沒有改變。

本發明提出的內部最優分級的SRAM架構可以有效避免上述問題并實現SRAM性能的最優化。如圖3所示，字線采用分級技術，在GWLL和Local?WLL之間插入觸發器，從而每級都包含近似相等的寄生電容，因此不存在第二級延遲短板的問題。此實現方式每個觸發器僅需驅動少量的存儲單元，降低了觸發器尺寸和時鐘負載。其次，采用內部字線分級架構，相比于傳統的架構，對于觸發器的驅動能力要求大大降低，同樣降低延遲。

發明內容

本發明要解決的技術問題：本發明涉及的技術問題是采用內部分級架構和關鍵路徑優化實現高的工作頻率，解決高性能處理器中Cache的性能限制問題。

本發明的技術方案為：面向高性能SRAM的分級結構，采用內部最優分級結構，存儲陣列每一行的存儲單元Bitcell分成N級，一行存儲單元總個數為T，即每級的存儲單元個數為T/N，二進制SRAM地址數據經過字線譯碼器模塊譯碼后，被選擇的一行全局字線GWLL升高，下一個時鐘上升沿到來時，被選擇行的內部觸發器同時觸發，該行N個模塊的Bitcell全部打開；寫操作時，具體寫入的Bitcell的位置由列選擇器模塊譯碼后決定；讀操作時最終作為輸出的具體Bitcell位置同樣取決于列選擇器模塊的譯碼結果，選中的Bitcell數據通過位線和列選擇器后輸出。