[發明專利]尖峰電壓分級計數測試方法及其設備有效
| 申請號: | 201210315498.1 | 申請日: | 2012-08-31 |
| 公開(公告)號: | CN102830274A | 公開(公告)日: | 2012-12-19 |
| 發明(設計)人: | 王海嬰;顏俐;郭霄;熊勇 | 申請(專利權)人: | 中國艦船研究設計中心 |
| 主分類號: | G01R19/17 | 分類號: | G01R19/17 |
| 代理公司: | 湖北武漢永嘉專利代理有限公司 42102 | 代理人: | 胡建平 |
| 地址: | 430064 湖*** | 國省代碼: | 湖北;42 |
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| 摘要: | |||
| 搜索關鍵詞: | 尖峰 電壓 分級 計數 測試 方法 及其 設備 | ||
1.尖峰電壓分級計數測試方法,其特征在于:將尖峰信號按照峰值高低劃分為若干級電壓,采用相應個數的雙限位比較器及觸發器對尖峰信號進行電壓分級比較和觸發計數,采用微處理器對尖峰信號的比較結果進行相應電壓等級的數據存儲器加1處理,通過數據存儲器累計各級尖峰信號出現次數,長時間自行連續監測瞬態環境,快速捕獲各次尖峰信號并提供尖峰幅度分布數據;所述測試方法具體包括以下步驟:
初始化處理:參考電壓與尖峰信號輸入一起,分別接入各級雙限位比較器/觸發器;當需要重新開始測試時,微處理器根據操作指令對測試設備進行初始化處理,包括:將各級數據存儲器清零、將各級觸發器清零,進入正常監測過程;
上電處理:微處理器在啟動過程中,不對數據存儲器進行清零,僅執行各級觸發器清零的操作;?
監測階段:正常監測過程中,如果沒有尖峰信號出現,測試設備將一直處于等待狀態;當被測尖峰信號高于參考電壓時,比較器輸出將引起觸發器翻轉并完成狀態鎖存;微處理器在中斷程序中,通過觸發器的“PR”、“CLR”端控制各觸發器工作狀態,并通過各觸發器“-Q”端讀取當前觸發器鎖存的觸發狀態,分析其中最高的電壓等級,并在相應電壓等級的數據存儲器中完成相應電壓等級的尖峰信號的加1處理;將各級觸發器清零,再次進入正常監測過程;
數據讀取處理:微處理器根據操作指令,依次從各級數據存儲器中讀出數據,并通過接口單元進行傳輸,所有數據均傳送完畢以后,再次進入正常監測過程。
2.如權利要求1所述的尖峰電壓分級計數測試方法,其特征在于:雙限位比較器由比較器一和比較器二組成,達到指定幅度的尖峰信號的正尖峰脈沖、負尖峰脈沖分別通過比較一和比較器二產生一個正脈沖跳變,得出的正尖峰比較輸出和負尖峰比較輸出分別連接到三輸入或門的一個輸入端,通過三輸入或門的輸出驅動觸發器的時鐘端,觸發器為D型觸發器,觸發器的“PR”、“CLR”及“-Q”端連接到微處理器;觸發器的“+Q”端連接到三輸入或門的一個輸入端,用來保證已經被觸發的觸發器處于一個穩定不變的時鐘輸入,三輸入或門實現三個輸入端的邏輯求和,在三輸入或門輸出的上升沿完成高電平“1”的鎖存。
3.實現權利要求1所述的尖峰電壓分級計數測試方法的測試設備,其特征在于:該設備包括參考電壓預置單元(1)、雙限位比較器及觸發器單元(2)、處理器單元(3)、計數器單元(6)、接口單元(5)及電源模塊(4),其信號處理連接關系為:由參考電壓預置單元(1)提供的若干參考電壓和被測尖峰信號分別連接至雙限位比較器及觸發器單元(2)對應的雙限位比較器的兩極上;比較器輸出連接至觸發器的“CK”端即時鐘輸入端,由觸發器完成比較狀態鎖存;觸發器的控制端和輸出端與處理器單元(3)的微處理器連接,由微處理器控制觸發器的工作狀態并讀取觸發器的鎖存數據;計數器單元(6)和接口單元(5)通過數據總線和控制線與處理器單元(3)連接,由處理器單元(3)的微處理器將最高電壓等級分析結果存入相應計數器單元(6)的數據存儲器中,并由微處理器控制接口單元(5)完成雙向數據傳輸工作;電源模塊(4)通過電纜連接為各部分電路提供所需電源和模擬地、數字地。
4.如權利要求3所述的尖峰電壓分級計數測試設備,其特征在于:所述參考電壓預置單元(1)通過電阻分壓形成八個基準電壓值,作為比較器的參考電壓,并由此形成八個電壓區間。
5.如權利要求3所述的尖峰電壓分級計數測試設備,其特征在于:所述雙限位比較器及觸發器單元(2)采用八個高速比較器芯片組成雙限位比較器對正負尖峰信號進行各級電壓比較輸出,采用八個觸發器分別鎖存各雙限位比較器輸出結果。
6.如權利要求5所述的尖峰電壓分級計數測試設備,其特征在于:所述八個雙限位比較器均由比較器一和比較器二組成,達到指定幅度的尖峰信號的正尖峰脈沖、負尖峰脈沖分別通過比較一和比較器二產生一個正脈沖跳變,得出的正尖峰比較輸出和負尖峰比較輸出分別連接到三輸入或門的一個輸入端,通過三輸入或門的輸出驅動觸發器的時鐘端。
7.如權利要求5所述的尖峰電壓分級計數測試設備,其特征在于:所述觸發器為D型觸發器,觸發器的“PR”、“CLR”及“-Q”端連接到微處理器;觸發器的“+Q”端連接到三輸入或門的一個輸入端,用來保證已經被觸發的觸發器處于一個穩定不變的時鐘輸入,三輸入或門實現三個輸入端的邏輯求和,在三輸入或門輸出的上升沿完成高電平“1”的鎖存。
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