[發明專利]半導體器件制造方法

在審

• 申請號: 201210307208.9
• 申請日: 2012-08-24
• 公開（公告）號: CN103632943A
• 公開（公告）日: 2014-03-12
• 發明（設計）人: 孟令款
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L21/28
• 分類號: H01L21/28;H01L21/336
• 代理公司: 北京藍智輝煌知識產權代理事務所(普通合伙) 11345
• 代理人: 陳紅

技術領域

本發明涉及半導體集成電路制造領域，更具體地，涉及一種側墻刻蝕方法。

背景技術

在超大規模集成電路制造中，在輕摻雜漏(LDD)注入工藝之前需要制作介質側墻(spacer)，防止更大劑量的源漏注入過于接近溝道而導致源漏穿通，從而造成器件失效及良率降低。

當前應用于主流65nm甚至45nm側墻制作工藝為：在輕摻雜漏(LDD)注入工藝之前，首先沉積或熱生長一層二氧化硅薄膜襯層，如采用快速熱氧化法(RTO)生長左右的二氧化硅，作為隨后的刻蝕阻擋層，以保護襯底特別是源漏區靠近溝道區的界面處不受損傷，以避免缺陷密度增大；再沉積一層良好共形性的氮化硅薄膜，包圍在多晶硅柵極周圍。最后，采用等離子體刻蝕去掉襯底上及柵極上的氮化硅薄膜，停止在下面的氧化層上，形成第一道側墻。在輕摻雜漏(LDD)注入以及Halo工藝之后，分別再次沉積二氧化硅和氮化硅薄膜，前者作為后者的刻蝕阻擋層，從而形成第二道側墻。最后形成的復合側墻通常具有ONO的結構。

另一方面，依據摩爾定律，隨著器件關鍵尺寸的持續微縮，傳統的柵氧/多晶硅柵結構越來越無法滿足先進邏輯器件的要求，逐漸為高K-金屬柵結構所取代。并且，由于后柵工藝可以控制熱效應及對閥值電壓的良好控制，逐漸成為主流工藝。降低有效柵氧厚度(EoT)可以大大增強柵對高K的控制能力，同時有助于降低漏電流。

然而，上述傳統的先氧化硅后氮化硅復合側墻，會降低高K材料的介電常數，使得EoT增加，降低柵控能力及驅動電流。

發明內容

有鑒于此，本發明的目的在于提供一種創新性的側墻刻蝕方法，避免損傷襯底的同時還能有效降低EoT、提高柵控能力以及驅動電流。

實現本發明的上述目的，是通過提供一種半導體器件制造方法，包括：在襯底上形成柵極堆疊結構；在襯底以及柵極堆疊結構上沉積第一介質材料層；刻蝕第一介質材料層，形成第一側墻；執行LDD和Halo摻雜注入；在襯底以及第一側墻上依次沉積第二介質材料層和第三介質材料層；依次刻蝕第三介質材料層和第二介質材料層，分別形成第三側墻和第二側墻。

其中，第一介質材料層和/或第三介質材料層包括氮化硅，第二介質材料層包括二氧化硅。

其中，刻蝕第三介質材料層和第二介質材料層的步驟進一步包括：執行主刻蝕，刻蝕第三介質材料層形成第三側墻，并在第二介質材料層上留有第三介質材料層的殘留；執行過刻蝕，去除第三介質材料層的殘留；執行腐蝕，去除襯底上暴露的第二介質材料層。

其中，刻蝕第一介質材料層的步驟進一步包括：執行主刻蝕，刻蝕第一介質材料層形成第一側墻，并在襯底上留有第一介質材料層的殘留；執行過刻蝕，去除第一介質材料層的殘留。

其中，柵極堆疊結構包括柵絕緣層和柵電極層，柵電極層包括多晶硅、非晶硅、金屬，柵絕緣層包括二氧化硅、氮氧化硅、高k材料。

其中，在主刻蝕過程中，調節電極功率、腔體壓力和反應氣體流量比例，增強各向異性，形成陡直的側墻。

其中，在過刻蝕過程中，調節極功率、腔體壓力和反應氣體流量比例，獲得不同層之間的高選擇比。

其中，選擇比大于10：1。

其中，主刻蝕和/或過刻蝕的刻蝕氣體包括氟基氣體、氧化性氣體。

其中，氟基氣體包括碳氟基氣體、NF₃。

其中，主刻蝕的氟基氣體包括CF₄、CHF₃、CH₂F₂。

其中，過刻蝕的氟基氣體包括CF₄、CH₃F、CH₂F₂。

其中，氧化性氣體包括O₂。

其中，在主刻蝕過程中，通過反應物以及生成物的譜線變化，自動觸發終點檢測系統，結束主刻蝕而進入過刻蝕，將晶片全部區域的介質層刻蝕干凈。

其中，在主刻蝕過程中，還可以通過刻蝕速率計算所需的刻蝕時間直到接近第二介質材料層或者襯底表面，結束主刻蝕而進入過刻蝕，將晶片全部區域的介質層刻蝕干凈。

其中，主刻蝕和/或過刻蝕采用基于CCP或者ICP模式的刻蝕設備。

其中，采用HF基腐蝕液濕法刻蝕第二介質材料層。

進一步包括：去除柵極堆疊結構，形成柵極溝槽；在柵極溝槽中填充高k材料的柵極絕緣層以及金屬材料的柵極導電層，形成高k-金屬柵極結構。