[發明專利]緩沖型finFET器件

有效

• 申請號: 201210306226.5
• 申請日: 2012-08-17
• 公開（公告）號: CN102956692A
• 公開（公告）日: 2013-03-06
• 發明（設計）人: I·拉希姆;J·T·瓦特;徐彥忠;劉令時
• 申請（專利權）人: 阿爾特拉公司
• 主分類號: H01L29/423
• 分類號: H01L29/423;H01L29/78;H01L21/28;H01L21/336
• 代理公司: 北京市金杜律師事務所 11256
• 代理人: 王茂華

技術領域

本發明主要地涉及集成電路器件。

背景技術

finFET(鰭場效應晶體管)器件是相對最近已經開發的非平面型晶體管器件。FinFET器件一般以豎直鰭形溝道為特征并且通常形成于絕緣體上硅(SOI)或者體硅襯底上。

高度希望提高finFET器件的穩健性。

發明內容

一個實施例涉及一種緩沖型晶體管器件。該器件包括形成于半導體襯底中的緩沖型豎直鰭形結構。豎直鰭形結構至少包括上半導體層、緩沖區域和阱區域的至少部分。緩沖區域具有第一摻雜極性，并且阱區域具有與第一摻雜極性相反的第二摻雜極性。至少部分覆蓋豎直鰭形結構的水平橫截面的至少一個p-n結形成于緩沖區域與阱區域之間。

也公開了其它實施例、方面和特征。

附圖說明

圖1是根據本發明一個實施例的制作緩沖型finFET器件的方法的流程圖。

圖2是示出了根據本發明一個實施例的緩沖型finFET器件的選擇特征的平面圖。

圖3示出了根據本發明一個實施例的在硬掩模層上的光阻劑圖案化之后第一器件結構的三個橫截面圖。

圖4示出了根據本發明一個實施例的在氧化物填充和化學機械平坦化之后第一器件結構的三個橫截面圖。

圖5示出了根據本發明一個實施例的在源極-漏極延伸注入之后第一器件結構的三個橫截面圖。

圖6示出了根據本發明一個實施例的在制作過程之后第一器件結構的三個橫截面圖。

圖7是示出了根據本發明一個實施例的緩沖型finFET器件和鄰近阱分接(tap)的選擇特征的平面圖。

圖8示出了根據本發明一個實施例的在制作緩沖型finFET器件和鄰近阱分接期間在各種步驟之后的橫截面圖。

圖9示出了根據本發明一個替代實施例的在制作工藝之后第二器件結構的三個橫截面圖。

圖10是可以被配置成實施本發明一個實施例的現場可編程門陣列(FPGA)的簡化部分框圖。

圖11示出了根據本發明一個實施例的具有如下p-n結的器件結構的橫截面圖，該p-n結部分地跨越豎直鰭形結構的水平橫截面。

注意，這里提供的圖未必按比例。提供它們是為了示例以易于理解當前公開的發明。

具體實施方式

申請人已經確定，存儲器單元中的finFET器件的極小尺度使單元易于受到單事件擾動(upset)(SEU)和電子噪聲信號的影響。SEU可能由如下輻射引起，該輻射引起在單元內的敏感節點生成電子-空穴對。這樣的SEU可能明顯危害集成電路的操作和性能。例如，現場可編程門陣列(FPGA)和其它可編程邏輯器件(PLD)可能對在配置隨機存取存儲器(CRAM)單元中出現的SEU特別敏感。其它類型的集成電路(比如微處理器和專用集成電路(ASICS))也可能對SEU敏感。

此外，finFET器件也易于受到可以從集成電路的其它部分通過傳導路徑傳輸的電子噪聲信號的影響。具體而言，襯底噪聲可能不利地影響在模擬電路應用中使用的finFET器件的性能。

本公開內容提供一種緩沖型finFET器件和制作該器件的方法。在一個示例應用中，可以在靜態存儲器單元中利用緩沖型finFET器件以便明顯減少SEU在存儲器單元中的出現。例如，緩沖器finFET器件可以運用于FPGA或者其它集成電路中的CRAM單元中。緩沖型finFET器件的抗噪聲特征也使它不太易于受到襯底噪聲的影響，并且因此很適合于模擬電路應用。

圖1是根據本發明一個實施例的制作緩沖器finFET器件的方法100的流程圖。下文結合圖2至圖6中的結構圖描述制作方法100。

在圖2中給出如下俯視(平面)圖，該圖示出了緩沖器finFET器件的選擇特征和三個橫截面平面。注意，圖2的主要目的是示出在圖3至圖6和圖9的橫截面圖中使用的三個橫截面平面的位置。圖2中描繪的特征實際上掩埋于最終finFET器件中的其它層之下。圖2中的第一橫截面平面標注為A-A’并且切割越過柵極電極508之下的三個鰭。換而言之，在晶體管接通時流過鰭的電流將流過A-A’平面。第二橫截面平面標注為B-B’并且平行于A-A’。B-B’平面切割越過三個漏極(或者源極)特征512。第三橫截面平面標注為C-C’并且垂直于A-A’和B-B’。C-C’平面縱向切割經過鰭。