[發(fā)明專利]半導(dǎo)體封裝構(gòu)造及其制造方法

有效

• 申請?zhí)枺?/td>: 201210294468.7
• 申請日: 2012-08-17
• 公開（公告）號: CN102867759A
• 公開（公告）日: 2013-01-09
• 發(fā)明（設(shè)計）人: 王盟仁
• 申請（專利權(quán)）人: 日月光半導(dǎo)體制造股份有限公司
• 主分類號: H01L21/60
• 分類號: H01L21/60;H01L21/56
• 代理公司: 上海翼勝專利商標(biāo)事務(wù)所(普通合伙) 31218
• 代理人: 翟羽

技術(shù)領(lǐng)域

本發(fā)明是有關(guān)于一種半導(dǎo)體封裝構(gòu)造及其制造方法，特別是有關(guān)于一種具有薄型重布線轉(zhuǎn)接層的半導(dǎo)體封裝構(gòu)造及其制造方法。

背景技術(shù)

現(xiàn)今，半導(dǎo)體封裝產(chǎn)業(yè)為了滿足各種高密度封裝的需求，逐漸發(fā)展出各種不同型式的封裝構(gòu)造，其中各種不同的系統(tǒng)封裝(system?in?package，SIP)設(shè)計概念常用于架構(gòu)高密度封裝構(gòu)造，上述系統(tǒng)封裝又可再分為多芯片模塊(multi?chip?module，MCM)、封裝體上堆疊封裝體(package?on?package，POP)及封裝體內(nèi)堆疊封裝體(package?in?package，PIP)等。此外，也有為了縮小封裝構(gòu)造體積而產(chǎn)生的設(shè)計概念，例如晶圓級封裝構(gòu)造(wafer?level?package，WLP)、芯片尺寸封裝構(gòu)造(chip?scale?package，CSP)以及無外引腳封裝構(gòu)造(quad-flat?no-lead?package，QFN)等。

舉例來說，一種現(xiàn)有晶圓級封裝構(gòu)造(WLP)可能包含一電路基板、一硅間隔層(silicon?interposer)、一芯片、一封裝膠材及一底部填充膠(underfill)，其中所述電路基板的上表面具有數(shù)個接墊，及其下表面具有數(shù)個錫球；所述硅間隔層的下表面具有一重布線層(re-distributed?layer，RDL)，及所述硅間隔層的上表面具有數(shù)個焊墊，所述硅間隔層內(nèi)部并具有數(shù)個穿硅導(dǎo)通孔(through?silicon?via，TSV)，及所述重布線層裸露有數(shù)個重分布焊墊分別結(jié)合有一凸塊，所述重布線層通過所述凸塊電性連接在所述電路基板的接墊上；所述芯片的一有源表面朝下并具有數(shù)個焊墊，各焊墊結(jié)合有一凸塊，所述芯片通過所述凸塊電性連接在所述硅間隔層的焊墊上；所述底部填充膠填充在所述硅間隔層的重布線層與所述電路基板的上表面之間，以及填充在所述硅間隔層的上表面與所述芯片的有源表面之間；所述封裝膠材包覆保護(hù)所述硅間隔層、芯片及底部填充膠。

在上述現(xiàn)有晶圓級封裝構(gòu)造中，所述硅間隔層的重布線層用以提供所述重分布焊墊以重新安排所述芯片的輸出/輸入端子(I/O)的位置并擴(kuò)大其間距，同時可以利用所述硅間隔層對所述芯片進(jìn)行散熱。然而，所述硅間隔層的硅基材部分實際上并不具有提供重新分布線路的功能，但所述硅基材部分的厚度(200至700微米)卻是數(shù)十倍于所述重布線層的厚度。再者，所述硅間隔層的硅基材部分也必需利用成本較高的晶圓工藝來制作所述穿硅導(dǎo)通孔(TSV)。因此，所述硅間隔層的硅基材部分不利于所述現(xiàn)有晶圓級封裝構(gòu)造的薄型化趨勢，同時也不利于降低此類封裝產(chǎn)品的封裝成本。

故，有必要提供一種半導(dǎo)體封裝構(gòu)造及其制造方法，以解決現(xiàn)有技術(shù)所存在的問題。

發(fā)明內(nèi)容

有鑒于此，本發(fā)明提供一種半導(dǎo)體封裝構(gòu)造及其制造方法，以解決現(xiàn)有封裝技術(shù)使用硅間隔層時所存在的薄型化及加工成本問題。

本發(fā)明的主要目的在于提供一種半導(dǎo)體封裝構(gòu)造及其制造方法，其是在制造過程中去除半導(dǎo)體基材層，以制作一不具有硅基材的薄型重布線轉(zhuǎn)接層，所述薄型重布線轉(zhuǎn)接層可直接用于轉(zhuǎn)接在芯片與電路基板之間，以取代現(xiàn)有的硅間隔層，由于所述薄型重布線轉(zhuǎn)接層在成品中并不具有硅基材，也不需進(jìn)行穿硅導(dǎo)通孔(TSV)工藝，因此有利于封裝構(gòu)造的薄型化趨勢，并可相對降低封裝產(chǎn)品的封裝成本。

為達(dá)成本發(fā)明的前述目的，本發(fā)明一實施例提供一種半導(dǎo)體封裝構(gòu)造的制造方法，其包含步驟：提供一薄型重布線轉(zhuǎn)接層，所述薄型重布線轉(zhuǎn)接層設(shè)于一半導(dǎo)體基材層上，所述薄型重布線轉(zhuǎn)接層的內(nèi)部具有至少一電路層，及所述薄型重布線轉(zhuǎn)接層的一下表面具有數(shù)個轉(zhuǎn)接凸塊；通過一粘著層將所述薄型重布線轉(zhuǎn)接層的下表面固定在一臨時性承載板上；移除所述半導(dǎo)體基材層，以裸露所述薄型重布線轉(zhuǎn)接層的一上表面；對所述薄型重布線轉(zhuǎn)接層的上表面進(jìn)行鉆孔以形成數(shù)個通孔，所述通孔分別露出所述電路層的數(shù)個部分；將一芯片電性連接在所述薄型重布線轉(zhuǎn)接層的所述電路層的所述數(shù)個露出部分；利用一封裝膠體包覆所述芯片；以及移除所述粘著層及臨時性承載板，以裸露所述薄型重布線轉(zhuǎn)接層的下表面的轉(zhuǎn)接凸塊。

為讓本發(fā)明的上述內(nèi)容能更明顯易懂，下文特舉優(yōu)選實施例，并配合所附圖式，作詳細(xì)說明如下：

附圖說明

圖1是本發(fā)明一實施例半導(dǎo)體封裝構(gòu)造的剖視圖。

圖2A至2F是本發(fā)明一實施例半導(dǎo)體封裝構(gòu)造的制造方法的流程示意圖。

圖3是本發(fā)明圖1實施例半導(dǎo)體封裝構(gòu)造與電路基板結(jié)合的剖視圖。

圖4是本發(fā)明另一實施例半導(dǎo)體封裝構(gòu)造的剖視圖。