[發明專利]半導體器件及其制造方法

在審

• 申請號: 201210293347.0
• 申請日: 2012-08-16
• 公開（公告）號: CN103594512A
• 公開（公告）日: 2014-02-19
• 發明（設計）人: 馬小龍;殷華湘;許淼;朱慧瓏
• 申請（專利權）人: 中國科學院微電子研究所
• 主分類號: H01L29/78
• 分類號: H01L29/78;H01L29/06;H01L21/336;B82Y10/00
• 代理公司: 北京藍智輝煌知識產權代理事務所(普通合伙) 11345
• 代理人: 陳紅

技術領域

本發明涉及半導體集成電路制造領域，更具體地，涉及一種具有、類菱形鰭片以及量子阱的FinFET及其制造方法。

背景技術

隨著半導體器件的尺寸持續等比例縮小，出現了閾值電壓隨溝道長度減小而下降的問題，也即在半導體器件中產生了短溝道效應。為了抑制這種短溝道效應，業界采用了鰭片場效應晶體管(FinFET)的新結構，也即在SOI襯底的頂部薄硅層中形成多個相互平行的垂直于襯底的硅鰭片(Fin)，在這些硅Fin中部形成溝道區、以及在兩端形成源漏區，而控制柵極則橫跨這些多個硅Fin分布。

然而，現有技術的硅Fin由于刻蝕制造工藝限制，其截面均為矩形，相應地控制柵極也與之共型，因此表面積/體積比較小，柵極控制能力較弱，對于溝道持續縮減的器件而言，抑制短溝道效應能力有限。

此外，器件尺寸縮減之后，載流子疏運問題也相應突出，如何能夠有效限制載流子、提高載流子遷移率，成為制約器件驅動能力提高的重要問題。

發明內容

有鑒于此，本發明的目的在于提供一種具有、類菱形鰭片以及量子阱的FinFET及其制造方法，克服上述缺陷，有效抑制短溝道效應并且提高器件溝道區載流子遷移率，從而改善器件整體性能。

實現本發明的上述目的，是通過提供一種半導體器件，包括：襯底上的多個鰭片，鰭片沿第一方向延伸，并且具有類菱形截面；柵極堆疊結構，橫跨每個鰭片，沿第二方向延伸；溝道區，位于每個鰭片中柵極堆疊結構下方；源漏區，位于每個鰭片中柵極堆疊結構兩側。

其中，鰭片與柵極堆疊結構之間還包括量子阱層。

其中，量子阱層包括SiGe合金。

其中，柵極堆疊結構包括高k材料的柵極絕緣層和金屬材料的柵極導電層。

其中，每個鰭片上柵極堆疊結構兩側還包括抬升源漏區。

其中，襯底為SOI，鰭片包括Si。

本發明還提供了一種半導體器件制造方法，包括：在襯底上形成多個鰭片，其中鰭片沿第一方向延伸并且具有類菱形截面；在每個鰭片上形成柵極堆疊結構，柵極堆疊結構橫跨多個鰭片并且沿第二方向延伸；其中，每個鰭片中位于柵極堆疊結構下方的部分構成器件的溝道區，每個鰭片中位于柵極堆疊結構沿第一方向的兩側的部分構成源漏區。

其中，形成多個鰭片的步驟進一步包括：在襯底上形成多個鰭片，其中鰭片沿第一方向延伸并且具有矩形截面；在每個鰭片上形成外延層；刻蝕外延層和鰭片，形成具有類菱形截面的鰭片。

其中，采用KOH或TMAH濕法腐蝕鰭片。

其中，類菱形截面的鰭片的中部寬度大于底部寬度，頂部為銳角。

其中，形成具有類菱形截面的鰭片之后、形成柵極堆疊結構之前，還包括在鰭片上形成量子阱層。

其中，量子阱層包括SiGe合金。

其中，柵極堆疊結構包括高k材料的柵極絕緣層以及金屬材料的柵極導電層。

其中，形成柵極堆疊結構之后，還包括：在柵極堆疊結構兩側形成柵極側墻和抬升源漏區。

其中，襯底為SOI，鰭片包括Si。

其中，形成具有類菱形截面的鰭片之后，進一步對鰭片的角部進行圓潤化處理。

依照本發明的半導體器件及其制造方法，采用類菱形鰭片提高了柵控能力以有效抑制短溝道效應，此外利用外延量子阱更好地限制載流子、提高了器件驅動能力。

附圖說明

以下參照附圖來詳細說明本發明的技術方案，其中：

圖1為根據本發明的半導體器件的頂視圖；以及

圖2至圖9為根據本發明的半導體器件制造方法各步驟的剖視圖。

具體實施方式

以下參照附圖并結合示意性的實施例來詳細說明本發明技術方案的特征及其技術效果。需要指出的是，類似的附圖標記表示類似的結構，本申請中所用的術語“第一”、“第二”、“上”、“下”、“厚”、“薄”等等可用于修飾各種器件結構。這些修飾除非特別說明并非暗示所修飾器件結構的空間、次序或層級關系。

首先參照圖1，說明了根據本發明的半導體器件的頂視圖。