[發明專利]針對TSV互聯的三維集成電路時鐘拓撲結構產生方法

有效

• 申請號: 201210293231.7
• 申請日: 2012-08-16
• 公開（公告）號: CN102955877A
• 公開（公告）日: 2013-03-06
• 發明（設計）人: 劉武龍;杜海瀟;汪玉;楊華中;權進國
• 申請（專利權）人: 清華大學
• 主分類號: G06F17/50
• 分類號: G06F17/50
• 代理公司: 北京清亦華知識產權代理事務所(普通合伙) 11201
• 代理人: 張大威

技術領域

本發明涉及電子設計自動化技術領域，特別涉及一種針對TSV互聯的三維集成電路時鐘拓撲結構產生方法。

背景技術

隨著集成特征尺寸的不斷縮小，三維集成電路（3D?IC）成為目前繼續遵循摩爾定律的有效技術方案之一。通過三維堆疊的方式可以有效的縮減互連長度，從而可以降低互連延時、功耗、面積和成本。現階段針對3D?IC設計自動化工具的研究主要是在傳統2D?IC設計自動化工具的基礎上加以改進。缺乏真正意義上針對TSV互連的且高效的3D?IC設計自動化工具成為了制約3D?IC發展的主要瓶頸,尤其缺乏3D時鐘樹綜合（3D?CTS）工具。

下面對3D時鐘樹綜合的問題模型進行描述：

3D時鐘樹綜合是指根據分布在不同層次的時鐘端點及可選擇使用的穿透硅通孔（TSV，Through?Silicon?Vias）和緩沖器（buffer）的各種參數，建立一個樹形的、連接所有時鐘端點的時鐘網絡。并且滿足所有時鐘端點間的延時偏差最小，TSV的數量和分布滿足設計約束等約束條件。具體的輸入輸出信息如下：

輸入：

（1）時鐘端點（sinks?or?flip-flops）的參數：坐標、輸入端電容、下游延遲；

（2）時鐘源的坐標；

（3）緩沖器的數據庫（包含緩沖器的各種參數電阻R，電容C及固有延時，以及轉換率和其負載的關系等）；

（3）時鐘源到不同節點（sink）的時鐘延遲偏差限制范圍（skew?bound）；

（4）轉換率限制；

（5）TSV的數量約束；

（6）TSV的電阻R、電容C。

輸出：從時鐘源連接不同層上所有端點的時鐘網絡（包括時鐘網絡中緩沖器的插入位置和大小選擇，TSV的插入位置，具體走線信息以及相應的延遲，延遲偏差，轉換率等）。

目前3D?CTS方法主要包括3D時鐘樹拓撲結構產生和插入buffer、TSV及布線兩大步驟。在第一階段，首先在滿足區域內TSV數量的約束下將此區域內不同層上的時鐘端點映射到一層，然后根據兩點之間的距離優先級順序依次配對。如果配對的兩點不在一層上就標識出需要在兩點之間插入TSV，然后利用合并線段產生父親節點的方式（DME）自底向上產生拓撲結構，在文獻A.B.K.D.J.-H.Huang?and?C.-W.A.Tsao,“On?the?bounded-skew?clock?and?steiner?rout?ing?problems,”in?DAC,1995,pp.508-513中對DME方法有詳盡的描述。在第二階段，利用已經確定的3D時鐘樹拓撲結構自上而下的方式確定中間節點的位置、選擇合適的buffer以及插入TSV等，文獻X.Zhao,J.Minz,and?S.K.Lim,“Low-power?and?reliable?clock?network?design?for?through-silicon?via(tsv)based?3d?ics,”Components,Packaging?and?Manufacturing?Technology,IEEE?Transactions?on,vol.1,no.2,pp.247–259,2011.講述了目前3D?CTS的主要方法。現有研究方法存在兩點不足阻礙著3D?CTS的實際應用：(1)未考慮TSV的分布特點，使得TSV的密度分布不均；（2）TSV引入的延遲和TSV間的互耦效應對整個時鐘網絡的影響未考慮。

對于第一點不足，未考慮兩TSV之間最小距離的約束會使得現有設計不滿足制造和可靠性要求。圖1所示為ISPD?2010年競賽所使用的benchmark，具備目前CPU時鐘端點的布局特點（時鐘端點密度呈塊狀疏密分布）。那么此種情況下使用3D堆疊時有可能使得在某一垂直區域內，多層具備時鐘端點比較密集的區域堆疊一起，按照傳統的3D?CTS方法將導致在此區域內TSV的過度集中分布，而時鐘端點分布較疏密區域插入TSV較少。另外，根據CEA-LETI公司、De?Savoie大學和STM微電子公司聯合的研究報告表明TSV與MOSFET之間距離需要大于5um，從而避免TSV的插入對邏輯器件帶來的影響，如圖2所示。因此，兩個TSV之間需要滿足最小距離約束條件才能滿足制造和可靠性要求。