[發明專利]一種半導體器件的制造方法

有效

• 申請號: 201210292591.5
• 申請日: 2012-08-16
• 公開（公告）號: CN103594338B
• 公開（公告）日: 2016-11-30
• 發明（設計）人: 張彬;鮑宇;鄧浩
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/20
• 分類號: H01L21/20;H01L21/336;H01L29/78
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

技術領域

本發明涉及半導體制造工藝，具體而言涉及一種具有嵌入式鍺硅結構的半導體器件的制造方法。?

背景技術

隨著半導體器件尺寸的不斷減小，對于金屬-氧化物半導體場效應晶體管（MOSFET）而言，通常采用各種應力技術來增大通過MOS晶體管的電流，例如雙應力線（DSL）、應力記憶技術（SMT）、嵌入式鍺硅等。?

對于CMOS晶體管的PMOS部分而言，尤其是制造工藝節點在45nm以下時，嵌入式鍺硅是常用的應力技術。為了給予所述PMOS部分的溝道區足夠大的應力，通常先在所述PMOS部分的源/漏區中形成∑狀凹槽，再在所述∑狀凹槽中外延生長鍺硅層。在形成的所述鍺硅層中存在著較多的層錯，這是由于應力不均或者局部應力過大造成的，這些層錯主要出現在鍺濃度較高、應力最大的區域。在上述外延生長過程中，在構成所述凹槽的硅材料的不同晶面，所述鍺硅的生長速率是不同的，其在所述凹槽的底部生長速率較大，因此，形成的所述鍺硅層的底部較厚，中間部分的高濃度鍺的體積自然就減小了，不利于所述鍺硅層對所述溝道區的整體應力的施加。?

因此，需要提出一種方法，以解決上述問題。?

發明內容

針對現有技術的不足，本發明提供一種半導體器件的制造方法，包括：提供半導體襯底，所述半導體襯底上形成有柵極結構，且所述柵極結構兩側形成有緊靠所述柵極結構的偏移間隙壁結構；在所述柵極結構之間的半導體襯底中形成∑狀凹槽；在所述∑狀凹槽中形成第一鍺硅層；去除所述第一鍺硅層的中間部分以形成凹槽；在所述凹槽?中形成第二鍺硅層。?

進一步，通過所述偏移間隙壁結構所構成的工藝窗口，采用先干法蝕刻再濕法蝕刻的工藝形成所述∑狀凹槽。?

進一步，采用干法蝕刻工藝形成所述凹槽。?

進一步，采用外延生長工藝形成所述第一鍺硅層和所述第二鍺硅層。?

進一步，所述第二鍺硅層中的鍺含量高于所述第一鍺硅層中的鍺含量。?

進一步，所述第二鍺硅層中的鍺含量高于30％。?

進一步，在形成所述第二鍺硅層之后，還包括在所述第二鍺硅層上形成一單晶硅層或者一具有低鍺含量的鍺硅層的步驟。?

進一步，在所述第一鍺硅層的中間部分完全被去除的情況下，在形成所述第二鍺硅層之前，還包括在所述凹槽的底部形成一第三鍺硅層的步驟。?

進一步，所述第三鍺硅層的鍺含量低于所述第二鍺硅層的鍺含量。?

進一步，所述柵極結構包括依次層疊的柵極介電層、柵極材料層和柵極硬掩蔽層。?

本發明還提供一種半導體器件，所述半導體器件具有采用上述方法形成的嵌入式鍺硅結構。?

根據本發明，可以解決形成的嵌入式鍺硅結構中出現的層錯缺陷減弱其向所述器件溝道區施加的應力的問題，進而增大嵌入式鍺硅結構對所述器件溝道區施加的應力。?

附圖說明

本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。?

附圖中：?

圖1A-圖1E為本發明提出的具有嵌入式鍺硅結構的半導體器件的制造方法的各步驟的示意性剖面圖；?

圖2為本發明提出的具有嵌入式鍺硅結構的半導體器件的制造?方法的流程圖。?

具體實施方式

在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。?

為了徹底理解本發明，將在下列的描述中提出詳細的步驟，以便闡釋本發明提出的具有嵌入式鍺硅結構的半導體器件的制造方法。顯然，本發明的施行并不限定于半導體領域的技術人員所熟習的特殊細節。本發明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發明還可以具有其他實施方式。?

應當理解的是，當在本說明書中使用術語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。?

下面，參照圖1A-圖1E和圖2來描述本發明提出的具有嵌入式鍺硅結構的半導體器件的制造方法的詳細步驟。?

參照圖1A-圖1E，其中示出了本發明提出的具有嵌入式鍺硅結構的半導體器件的制造方法的各步驟的示意性剖面圖。?