[發(fā)明專利]一種同步串行連接裝置

無效

• 申請?zhí)枺?/td>: 201210292540.2
• 申請日: 2012-08-16
• 公開（公告）號: CN102880571A
• 公開（公告）日: 2013-01-16
• 發(fā)明（設(shè)計）人: 蔣玉峰;許勇;梁紅偉;黃金海;陳清海;陳瑩
• 申請（專利權(quán)）人: 浙江宇視科技有限公司
• 主分類號: G06F13/20
• 分類號: G06F13/20
• 代理公司: 北京博思佳知識產(chǎn)權(quán)代理有限公司 11415
• 代理人: 林祥

技術(shù)領(lǐng)域

本發(fā)明涉及電子設(shè)備內(nèi)部信號傳輸技術(shù)，尤其涉及一種同步串行連接裝置。?

背景技術(shù)

在電子設(shè)備中，尤其是網(wǎng)絡(luò)設(shè)備以及存儲設(shè)備中會大量用到了主板和背板。主板和背板間需要很多并行的IO口進(jìn)行狀態(tài)信息的交換，這樣就需要主板和背板間有很多管腳的連接器進(jìn)行連接。然而這樣的方案成本高，需要焊接大量的連接器解決主板與背板間的狀態(tài)信息的交換，增加了連接器成本且占用了大量的設(shè)備空間，不利于電子設(shè)備復(fù)雜化和小型密集化的設(shè)計趨勢。?

使用串行傳輸可以減少連接器的管腳數(shù)，比如典型地硬盤從并行接口向串行接口的轉(zhuǎn)變。現(xiàn)有技術(shù)中SPI(Serial?Peripheral?Interface--串行外設(shè)接口)總線系統(tǒng)是一種同步串行外設(shè)接口，它可以使MCU（Micro?Control?Unit，微控制單元）與各種外圍設(shè)備以串行方式進(jìn)行通信以交換信息。該接口使用4條線：串行時鐘線（SCLK）、主機(jī)輸入/從機(jī)輸出數(shù)據(jù)線MISO、主機(jī)輸出/從機(jī)輸入數(shù)據(jù)線MOSI和低電平有效的從機(jī)選擇線SS。SPI接口在內(nèi)部硬件實際上是兩個簡單的移位寄存器，傳輸?shù)臄?shù)據(jù)為8位。上述方案主要存在以下缺點：首先，SPI傳輸?shù)臄?shù)據(jù)為8位，不能代表大量（幾十乃至上百個）的主板與背板間的IO狀態(tài)。其次，SPI串行的每一位數(shù)據(jù)與IO管腳對應(yīng)起來，因此靈活度較低；此外，SPI接口的數(shù)據(jù)訪問方式是地址數(shù)據(jù)方式，數(shù)據(jù)傳送不是連續(xù)進(jìn)行的，無法實時連續(xù)反映并行IO口的狀態(tài)；最后，SPI接口的實現(xiàn)邏輯復(fù)雜，要占用大量的邏輯器件資源進(jìn)行譯碼。?

發(fā)明內(nèi)容

有鑒于此，本發(fā)明提供一種同步串行連接裝置，包括位于第一電路板上的第一邏輯器件以及第一串行連接器，以及位于第一電路板對端的第二電路板上的第二邏輯器件以及第二串行連接器；其中?

所述第一串行連接器與第二串行連接器對接，所述第一串行連接器連接于第一邏輯器件的前端物理接口，所述第一邏輯器件的后端物理接口連接于第一電路板上的并行IO物理接口；?

所述第一邏輯器件用于按照預(yù)定的解析協(xié)議將并行IO物理接口上若干管腳的輸出信號轉(zhuǎn)換為一個數(shù)據(jù)幀，并通過第一串行連接器發(fā)送到所述第二串行連接器；并用于按照預(yù)定的解析協(xié)議將來自第二串行連接器的數(shù)據(jù)幀解析為所述并行IO物理接口上若干管腳的輸入信號；?

所述第一邏輯器件進(jìn)一步用于根據(jù)自身產(chǎn)生的數(shù)據(jù)幀同步信號或者第二邏輯器件產(chǎn)生并發(fā)送的數(shù)據(jù)幀同步信號來界定數(shù)據(jù)幀。。?

本發(fā)明通過使用少量的管腳實現(xiàn)了大量IO信號線的并IO物理接口到串行接口的轉(zhuǎn)換，可以使得連接器做到非常小型化，由于本發(fā)明的串行協(xié)議設(shè)計的非常簡潔，因此完全可以用CPLD這種相對簡單的邏輯器件即可實現(xiàn)。?

附圖說明

圖1是本發(fā)明一種實施方式中同步串行連接裝置框架圖。?

圖2是本發(fā)明一種實施方式中收發(fā)數(shù)據(jù)過程的信號示意圖。?

具體實施方式

以下結(jié)合附圖對本發(fā)明具體實施方式進(jìn)行詳細(xì)描述。請參考圖1，本發(fā)明一種同步串行連接裝置，包括位于第一電路板上的第一邏輯器件以及第一串行連接器，以及位于第一電路板對端的第二電路板上的第二邏輯器件以及第二串行連接器。以下以第一電路板為電子設(shè)備（比如網(wǎng)絡(luò)存儲設(shè)備）的主?板，第二電路板為電子設(shè)備的背板為例。主板的第一串行連接器與背板的第二串行連接器對接。所述第一串行連接器連接于第一邏輯器件的前端物理接口，所述第一邏輯器件的后端物理接口連接于主板上的并行IO物理接口；所述第二串行連接器連接于第二邏輯器件的前端物理接口，所述第二邏輯器件的后端物理接口連接于背板上的并行IO物理接口。?

第一及第二串行連接器之間通過5個信號線相連；其中CLK為背板發(fā)送給主板的時鐘信號，主板上的第一邏輯器件可以將該時鐘信號作為自身工作的參考時鐘。Frame為背板發(fā)送給主板的數(shù)據(jù)幀同步信號，第一邏輯器件根據(jù)Frame來界定背板上第二邏輯器件發(fā)送的數(shù)據(jù)幀的結(jié)束。主板接收以及主板發(fā)送為兩個雙向的數(shù)據(jù)幀傳輸通道。主板Ready為第一邏輯器件通過Ready信號管腳發(fā)送給第二邏輯器件的準(zhǔn)備開始信號，表示主板準(zhǔn)備開始傳輸有效的數(shù)據(jù)幀。需要注意的是CLK以及Frame信號也可以由第一邏輯器件發(fā)送給第二邏輯器件，這取決于開發(fā)者的實際需求。同樣的道理主板Ready可以變?yōu)榈诙壿嬈骷l(fā)送給第一邏輯器件的背板Ready。?