[發明專利]數據存儲裝置及其制造方法在審
| 申請號: | 201210292295.5 | 申請日: | 2012-08-16 |
| 公開(公告)號: | CN102956645A | 公開(公告)日: | 2013-03-06 |
| 發明(設計)人: | 金容寬;黃榮南 | 申請(專利權)人: | 三星電子株式會社 |
| 主分類號: | H01L27/115 | 分類號: | H01L27/115;H01L21/8247 |
| 代理公司: | 北京市柳沈律師事務所 11105 | 代理人: | 屈玉華 |
| 地址: | 韓國*** | 國省代碼: | 韓國;KR |
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| 摘要: | |||
| 搜索關鍵詞: | 數據 存儲 裝置 及其 制造 方法 | ||
1.一種數據存儲裝置,包括:
襯底;
晶體管,位于所述襯底上,所述晶體管包括柵線結構;以及
導電隔離圖案,限定所述晶體管的有源區,每個導電隔離圖案包括埋入所述襯底中的至少一部分,并且所述導電隔離圖案彼此電性連接。
2.根據權利要求1所述的裝置,其中:
每個所述柵線結構包括埋入所述襯底中的至少一部分,以及
所述導電隔離圖案實質上平行于所述柵線結構延伸。
3.根據權利要求2所述的裝置,其中:
所述導電隔離圖案和所述柵線結構的每個包括順序地堆疊在所述襯底上的絕緣層、導線和蓋圖案,以及
所述導線通過所述絕緣層和所述蓋圖案而與所述襯底電性隔離。
4.根據權利要求3所述的裝置,其中,在所述導電隔離圖案和所述柵線結構的每個中,所述導線的最上表面低于所述襯底的最上表面。
5.根據權利要求2所述的裝置,其中,所述柵線結構提供在所述襯底內的第一溝槽中,并且所述導電隔離圖案提供在所述襯底內的第二溝槽中,所述第一溝槽和所述第二溝槽具有實質上相同的深度。
6.根據權利要求1所述的裝置,還包括:將所述導電隔離圖案彼此電性連接的導電連接圖案,所述導電連接圖案沿著交叉所述柵線結構的方向延伸。
7.根據權利要求1所述的裝置,其中,所述導電隔離圖案構造為在所述數據存儲裝置的操作期間阻止在所述襯底的位于所述導電隔離圖案下的區域中形成溝道區。
8.根據權利要求1所述的裝置,其中,所述導電隔離圖案構造為在所述數據存儲裝置的操作期間接收地電壓或負電壓。
9.根據權利要求1所述的裝置,其中,所述導電隔離圖案構造為在所述數據存儲裝置的讀取和寫入操作期間被施加有與施加至所述柵線結構中的未選擇的柵線結構的電壓相同的電壓。
10.根據權利要求1所述的裝置,其中:
所述晶體管包括:
第二源/漏區,位于所述柵線結構之間的所述襯底中,以及
第一源/漏區,通過所述柵線結構與所述第二源/漏區間隔開;以及
數據存儲裝置包括位于所述第二源/漏區上并且沿著所述柵線結構延伸的源線。
11.根據權利要求10所述的裝置,還包括:將所述源線彼此電性連接的源連接線。
12.根據權利要求10所述的裝置,其中所述柵線結構分別包括導線,并且所述源線的最下表面高于所述導線的最上表面。
13.根據權利要求10所述的裝置,還包括:交叉所述柵線結構并且限定所述晶體管的所述有源區的器件隔離層,所述第二源/漏區在平行于所述柵線結構的方向上通過所述器件隔離層彼此間隔開。
14.根據權利要求10所述的裝置,其中所述源線的每個包括:
第一導電圖案,與所述第二源/漏區之一接觸,所述第一導電圖案包括半導體材料,以及
第二導電圖案,位于所述第一導電圖案上,所述第二導電圖案包括金屬性材料。
15.根據權利要求10所述的裝置,還包括可變電阻結構,每個所述可變電阻結構電性連接至所述第一源/漏區的相應一個。
16.一種制造數據存儲裝置的方法,所述方法包括:
提供襯底,所述襯底包括形成在所述襯底的單元陣列區中的多個第一溝槽和多個第二溝槽;
在所述第一溝槽中形成用于晶體管的柵線結構;
在所述第二溝槽中形成導電隔離圖案,使得每個所述導電隔離圖案形成在相鄰的所述柵線結構之間;以及
形成連接至每個所述導電隔離圖案的導電連接圖案,所述導電連接圖案與每個所述柵線結構分離。
17.根據權利要求16所述的方法,還包括:形成第一源/漏區和第二源/漏區,以及形成源線,其中:
所述導電隔離圖案和用于晶體管的所述柵線結構形成為彼此平行,
所述源線形成為與所述第二源/漏區交疊,并且形成為與所述第一源/漏區間隔開,
每個所述導電隔離圖案形成在所述第一源/漏區中的相鄰第一源/漏區之間,以及
每個所述柵線結構形成在所述第一源/漏區之一與所述第二源/漏區之一之間。
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H01L 半導體器件;其他類目中不包括的電固體器件
H01L27-00 由在一個共用襯底內或其上形成的多個半導體或其他固態組件組成的器件
H01L27-01 .只包括有在一公共絕緣襯底上形成的無源薄膜或厚膜元件的器件
H01L27-02 .包括有專門適用于整流、振蕩、放大或切換的半導體組件并且至少有一個電位躍變勢壘或者表面勢壘的;包括至少有一個躍變勢壘或者表面勢壘的無源集成電路單元的
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