[發明專利]一種半導體器件的制造方法

在審

• 申請號: 201210288647.X
• 申請日: 2012-08-14
• 公開（公告）號: CN103594363A
• 公開（公告）日: 2014-02-19
• 發明（設計）人: 禹國賓
• 申請（專利權）人: 中芯國際集成電路制造（上海）有限公司
• 主分類號: H01L21/336
• 分類號: H01L21/336;H01L29/78;H01L29/32
• 代理公司: 北京市磐華律師事務所 11336
• 代理人: 董巍;高偉

技術領域

本發明涉及半導體制造工藝，具體而言涉及一種增強NMOS晶體管的性能的方法。

背景技術

隨著CMOS器件尺寸的不斷減小，使用新的材料和器件結構可以戰勝器件尺寸縮小所帶來的挑戰，改善器件的性能。

對于NMOS晶體管而言，通常采用應力記憶技術來增強其性能。由于柵極具有一定的高度，實施所述應力記憶技術時在器件襯底上沉積的應力層與器件的溝道區之間存在一定的距離，因此，在退火并移除所述應力層之后，由器件的源/漏區以及柵極向器件溝道區施加的轉移自所述應力層的應力的大小將會受到一定的限制。同時，有研究表明，由于柵極的節距的不斷減小，在柵極兩側的側墻下方的襯底中出現晶格錯位缺陷可以產生很大的應力值，該應力值可以達到1GPa及以上。如果將如此大的應力施加于NMOS晶體管的溝道區，勢必會顯著增強NMOS晶體管的性能。

因此，需要提出一種方法，可以在NMOS晶體管的柵極兩側的側墻下方的襯底中誘導產生所述晶格錯位缺陷，借此來增強NMOS晶體管的性能。

發明內容

針對現有技術的不足，本發明提供一種半導體器件的制造方法，包括：提供半導體襯底，所述半導體襯底上形成有柵極結構，且在所述半導體襯底上形成有位于所述柵極結構兩側且緊靠所述柵極結構的側壁結構；在所述柵極結構之間的半導體襯底中形成第一硅凹槽；各向同性蝕刻所述第一硅凹槽；在所述第一硅凹槽的底部形成第二硅凹槽；回填所述第一硅凹槽和所述第二硅凹槽，其中，回填的材料在所述第一硅凹槽的底部和所述第二硅凹槽的側壁的交接處出現晶格錯位缺陷，所述晶格錯位缺陷增強作用于所述半導體器件的溝道區的應力。

進一步，通過所述側壁結構構成的工藝窗口，采用干法蝕刻工藝縱向蝕刻所述柵極結構之間的半導體襯底來形成所述第一硅凹槽。

進一步，所述第一硅凹槽的深度為10-100nm。

進一步，所述各向同性蝕刻為濕法蝕刻。

進一步，所述濕法蝕刻的蝕刻劑包括氫氟酸、四甲基氫氧化銨或者氨水。

進一步，所述濕法蝕刻是在0-100℃下進行的。

進一步，在所述濕法蝕刻之后，所述第一硅凹槽的橫向寬度擴展的同時縱向深度增大1-20nm。

進一步，通過所述側壁結構構成的工藝窗口，采用干法蝕刻工藝縱向蝕刻所述第一硅凹槽的底部來形成所述第二硅凹槽。

進一步，所述第二硅凹槽的深度為10-100nm。

進一步，在形成所述第二硅凹槽之后，還包括對所述第一硅凹槽和所述第二硅凹槽進行濕法預清洗的步驟。

進一步，采用外延生長工藝實施所述回填。

進一步，所述回填的材料的厚度為25-250nm。

進一步，所述回填的材料包括硅、碳化硅、磷硅或者砷硅。

進一步，所述碳化硅中的碳含量為0.01-3％。

進一步，所述磷硅中的磷摻雜濃度和所述砷硅中的砷摻雜濃度均為1.0×E¹⁸-8.0×E²⁰atom/cm³。

進一步，所述半導體器件為NMOS晶體管。

進一步，所述柵極結構包括依次層疊的柵極介電層、柵極材料層和柵極硬掩蔽層。

根據本發明，可以在NMOS晶體管的柵極兩側的側壁結構的下方的襯底中誘導產生晶格錯位缺陷，進而顯著增強NMOS晶體管的性能。

附圖說明

本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施例及其描述，用來解釋本發明的原理。

附圖中：

圖1A-圖1E為本發明提出的增強NMOS晶體管的性能的方法的各步驟的示意性剖面圖；

圖1F為應用本發明提出的方法在NMOS晶體管的柵極兩側的側壁結構的下方的襯底中誘導產生晶格錯位缺陷的示意性剖面圖；

圖2為本發明提出的增強NMOS晶體管的性能的方法的流程圖。

具體實施方式

在下文的描述中，給出了大量具體的細節以便提供對本發明更為徹底的理解。然而，對于本領域技術人員而言顯而易見的是，本發明可以無需一個或多個這些細節而得以實施。在其他的例子中，為了避免與本發明發生混淆，對于本領域公知的一些技術特征未進行描述。