[發明專利]一種高效率高精度除法實現方法及裝置

有效

• 申請號: 201210288609.4
• 申請日: 2012-08-14
• 公開（公告）號: CN103593159A
• 公開（公告）日: 2014-02-19
• 發明（設計）人: 劉若堃;王清;桂竟晶
• 申請（專利權）人: 重慶重郵信科通信技術有限公司
• 主分類號: G06F7/535
• 分類號: G06F7/535
• 代理公司: 暫無信息
• 代理人: 暫無信息

技術領域

本發明涉及電子與信號處理領域一種高精度高效率的除法實現方法，具體涉及高效率高精度除法實現方法及裝置。

背景技術

在數字信號處理領域，經常涉及到除法運算。如在接收信號歸一化過程中用到除法運算，信號處理中的矩陣運算等。這些運算中，很多情況下不需要求出余數，但需要求出精度相對較高的商。此類除法運算有很高的運算速度要求，即需要在很短的時間內求出運算結果，或硬件除法器需要工作在很高的頻率。

現有除法器結構種多采用多次移位減法與移位操作得到精確的商以及余數。該類除法運算實現時間長，需要多個時鐘周期或者綜合后硬件工作頻率低。例如，在Donald?E.Knuth著的《計算機程序設計藝術》，第2卷，半數值算法（“The?Art?of?Computer?Programming，Vol.2，Seminumerical?Algorithms”）的第4章第3節介紹了一種計算除法的算法。該法先采用多次牛頓迭代方法求出除數的倒數，然后用被除數乘之得到商。但該法缺點在于為求得一個相對高精度的結果，迭代次數需要很多，插值繁雜，計算時間長。在采用賽靈斯（XILINX）公司的FPGA集成開發工具ISE中的Core?Generator生成的32位除16位的除法器，在60MHz的工作時鐘絕數下，完成一次運算需要20多個時鐘周期。在專利申請號為01132302.7的中國專利申請“一種除法器”中采用移位加減法的方式實現除法器，，32位除16位的除法器需要16個時鐘周期。以上現有技術存在的問題在于時鐘周期較長，實現速度慢，在數字信號處理領域的應用受到極大限制。

發明內容

本發明針對現有技術除法運算時鐘周期較長，實現速度慢問題，提出提出一種高效率高精度除法實現方法及裝置。

本發明實施例提供了一種高精度除法運算方法，對不同或相同位寬的除數x′和被除數y′進行預處理，分解計算商

設定系統有效位寬度l，1≤l≤Bw，Bw為系統位寬，在{16，32，40，64，128，256，…}中取任意值；

從符號位開始，從高位到低位搜索無符號除數x有效位的起始位位置Ps，獲得無符號除數x的有效位長度Lx＝Bw-Ps+1；

將無符號除數x分解為包含高lbit有效位的a和包含剩余有效bit位的b，變換無符號除數的倒數即

1x=1a+b=1a1+ba=(11+ba)×(1a)---(1)]]>

對a進行歸一化處理得到a′；

查詢預存的倒數表，獲得的值，所述預存的倒數表為預先存儲的倒數表，存儲[2^l-1,2^l-1]內整數的倒數值；

將的值進行回歸處理得到的值；

獲得的值；

其中，s表示商的符號，x為無符號除數，y為無符號被除數，式（1）中+號表示異或運算。

作為一種可選實施方式，若Lx>l，所述對a進行歸一化處理得到a′為將a的高lbit的有效位右移m位得到a′，其中m＝Bw-Ps-l+1。

優選地，所述將的值進行回歸處理得到的值為，若左移m位會產生溢出，則將的值左移m位，否則降低Q值，Q＝Q－m，Q值表示定點精度。