[發明專利]一種基于FPGA的船用雷達恒虛警處理方法

無效

• 申請號: 201210288571.0
• 申請日: 2012-08-14
• 公開（公告）號: CN102798843A
• 公開（公告）日: 2012-11-28
• 發明（設計）人: 田丹;李浩;陳曦;閻旭;李浩龍;高云志
• 申請（專利權）人: 寧波成電泰克電子信息技術發展有限公司
• 主分類號: G01S7/36
• 分類號: G01S7/36;G01S7/292
• 代理公司: 杭州九洲專利事務所有限公司 33101
• 代理人: 陳繼亮

1.一種基于FPGA的船用雷達恒虛警處理方法，其特征在于：該方法具體步驟如下：

S1：定義如下參數：

一個回波周期數據包中的采樣點數為n₀，采樣點數據的位寬為w₀；對當前回波周期和相鄰的前n₁-1個連續回波周期間進行脈沖積累處理所需采樣點個數為n₁；恒虛警處理中需要單個回波周期數據包內的n₂個采樣點作為參考單元，n₂為偶數，恒虛警處理中的門限因子α、β；

S2：恒虛警模塊，用于接收第二脈沖積累模塊傳輸過來的數據包進行恒虛警處理；

對回波數據包DS_i利用公式（1）在恒虛警模塊中進行處理，當一個回波周期數據包DS_i處理完成后，就得到經過了恒虛警算法處理后的回波數據包DW_i；

公式（1）如下：

DWi(q)=MAX{DSi(q+n2/2)-[αn2Σp=1n2/2DSi(q+p-1)+βn2Σu=1n2/2DSi(q+n2/2+u)],0},]]>

q=1,2,...,n₀-n₁+1-n₂

其中DW_i(q)是經過恒虛警處理后的第i個回波周期數據包DW_i中的第q個采樣點數據，DS_i(q)、DS_i(q+1)、…、DS_i(q+n₂/2-1)和DS_i(q+n₂/2+1)、DS_i(q+n₂/2+2)、…、DS_i(q+n₂)代表恒虛警處理的參考單元，MAX{}表示取兩個值中的最大值。

2.根據權利要求1所述的基于FPGA的船用雷達恒虛警處理方法，其特征在于：恒虛警模塊包括由n₂個寄存器串聯組成的具有流水線結構的第一寄存器組、n₂/2個加法器組成的第一加法器組、n₂/2-1個加法器組成的第二加法器組、第一除法器、第二除法器、第一減法器和第一比較器，其中單個寄存器的位寬為w₀；所述的第一寄存器組與第一加法器組和第二加法器組連接，所述的第一除法器與第一加法器組相連接，所述的第二除法器與第二加法器組相連接，所述的第一減法器與第一除法器、第二除法器、第一寄存器組相連接。把第一寄存器組中D₁的輸入DS_i(q+n₂)和的輸出DS_i(q+n₂-1)、DS_i(q+n₂-2)、…、DS_i(q+n₂/2-1)共n₂/2個采樣點輸入到第一加法器組中，的輸出DS_i(q+n₂/2+1)、DS_i(q+n₂/2-1)、DS_i(q+n₂/2-2)、…、DS_i(q)總共n₂-1個采樣點輸入到第二加法器組中，并把第一加法器組的輸出作為被除數輸入到第一除法器，把第二加法器組的輸出作為被除數輸入到第二除法器，第一除法器的除數為n₂/α，第二除法器的除數為n₂/β，然后再把第二寄存器組中的輸出DS_i(q+n₂/2)作為被減數輸入到第一減法器，把第一除法器的輸出和第二除法器的輸出作為減數輸入到第一減法器，再把第一減法器的輸出輸入到第一比較器中與0進行比較，最后輸出較大值，這樣第一比較器的輸出就是DW_i(q)。