[發(fā)明專利]制造金屬柵極半導(dǎo)體器件的方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201210281316.3
• 申請(qǐng)日: 2012-08-08
• 公開（公告）號(hào): CN103367132A
• 公開（公告）日: 2013-10-23
• 發(fā)明（設(shè)計(jì)）人: 鐘升鎮(zhèn);朱鳴;林俊銘;楊寶如;莊學(xué)理
• 申請(qǐng)（專利權(quán)）人: 臺(tái)灣積體電路制造股份有限公司
• 主分類號(hào): H01L21/28
• 分類號(hào): H01L21/28;H01L21/336
• 代理公司: 北京德恒律治知識(shí)產(chǎn)權(quán)代理有限公司 11409
• 代理人: 章社杲;孫征

技術(shù)領(lǐng)域

本發(fā)明涉及半導(dǎo)體制造，具體而言，涉及制造金屬柵極半導(dǎo)體器件的方法。

背景技術(shù)

半導(dǎo)體集成電路(IC)產(chǎn)業(yè)經(jīng)歷了指數(shù)增長(zhǎng)。IC材料和設(shè)計(jì)的技術(shù)進(jìn)步產(chǎn)生了數(shù)代IC，每一代都比上一代具有更小和更復(fù)雜的電路。在IC發(fā)展過(guò)程中，功能密度(即，每芯片面積上互連器件的數(shù)量)通常增加了而幾何尺寸(即，使用制造工藝可以造出的最小元件(或線))減小了。通常，通過(guò)增加生產(chǎn)效率和降低相關(guān)成本，這種按比例縮小工藝帶來(lái)了益處。這種按比例縮小工藝也增加了加工和生產(chǎn)IC的復(fù)雜性，而且為了實(shí)現(xiàn)這些進(jìn)步，也需要在IC加工和生產(chǎn)方面的類似發(fā)展。

在一些IC設(shè)計(jì)中，隨著技術(shù)節(jié)點(diǎn)收縮實(shí)現(xiàn)的一個(gè)進(jìn)步是用金屬柵電極替換典型的多晶硅柵電極，從而改進(jìn)具有減小的部件尺寸的器件性能。形成金屬柵極堆疊件的一種工藝被稱為“先柵極”工藝，在該工藝中“先”制造最終柵極堆疊件，這與替換柵極工藝相反，替換柵極工藝通過(guò)替換犧牲柵極結(jié)構(gòu)形成金屬柵極。然而在CMOS制造中實(shí)現(xiàn)這些部件和工藝是有挑戰(zhàn)的。對(duì)于在單個(gè)襯底上具有不同類型柵極結(jié)構(gòu)的器件來(lái)說(shuō)，這些挑戰(zhàn)更多。

因此，需要一種提供用于在襯底上形成的每個(gè)NMOS和PMOS晶體管的不同構(gòu)造的金屬柵極結(jié)構(gòu)的方法和半導(dǎo)體器件。

發(fā)明內(nèi)容

為了解決上述技術(shù)問(wèn)題，一方面，本發(fā)明提供了一種方法，包括：提供襯底，在所述襯底上設(shè)置有柵極介電層；在所述柵極介電層上形成三層元件，其中，所述三層元件包括第一保護(hù)層、第二保護(hù)層以及介于所述第一保護(hù)層和所述第二保護(hù)層之間的金屬柵極層；以及利用所述三層元件形成nFET柵極結(jié)構(gòu)和pFET柵極結(jié)構(gòu)中的至少一種。

在所述的方法中，利用所述三層元件形成柵極結(jié)構(gòu)包括圖案化所述第一保護(hù)層并將經(jīng)圖案化的第一保護(hù)層用作掩模元件來(lái)圖案化所述金屬柵極層。

所述的方法還包括：從所述襯底去除所述第一保護(hù)層。

在所述的方法中，形成所述nFET柵極結(jié)構(gòu)和所述pFET柵極結(jié)構(gòu)中的至少一種包括形成具有所述金屬柵極層和所述第二保護(hù)層的柵極結(jié)構(gòu)。

在所述的方法中，形成柵極結(jié)構(gòu)包括形成具有所述柵極介電層、所述金屬柵極層和所述第二保護(hù)層的nFET柵極結(jié)構(gòu)。

在所述的方法中，形成柵極結(jié)構(gòu)包括形成具有I/O氧化物層、所述金屬柵極層和所述第二保護(hù)層的輸入/輸出(I/O)柵極結(jié)構(gòu)。

另一方面，本發(fā)明提供了一種半導(dǎo)體器件制造方法，包括：提供襯底；在所述襯底上形成高k介電層；在所述高k介電層上形成多個(gè)層，所述多個(gè)層包括第一保護(hù)層、第二保護(hù)層以及介于所述第一保護(hù)層和所述第二保護(hù)層之間的金屬柵極層；圖案化所述第一保護(hù)層；利用經(jīng)圖案化的第一保護(hù)層來(lái)圖案化所述金屬柵極層，從而提供第一部件；同時(shí)蝕刻所述第一保護(hù)層和所述第二保護(hù)層，在蝕刻之后，在所述金屬柵極層的所述第一部件下方設(shè)置所述第二保護(hù)層；以及形成柵極結(jié)構(gòu)，所述柵極結(jié)構(gòu)包括所述高k介電層、所述金屬柵極層的所述第一部件以及所述第二保護(hù)層。

所述的方法還包括：形成第三保護(hù)層，其中，所述第三保護(hù)層位于所述高k介電層下方。

所述的方法還包括形成第三保護(hù)層，其中，所述第三保護(hù)層位于所述高k介電層下方，其中，所述第三保護(hù)層提供與nFET器件和pFET器件中的一種相關(guān)的功函數(shù)，以及所述第二保護(hù)層提供與nFET器件和pFET器件中的另一種相關(guān)的功函數(shù)。

所述的方法還包括：形成第三保護(hù)層，其中，所述第三保護(hù)層位于所述高k介電層下方；以及在蝕刻所述第一保護(hù)層和所述第二保護(hù)層之后，形成第三保護(hù)層，其中，所述第三保護(hù)層位于所述高k柵極介電層上方。

所述的方法還包括：形成第三保護(hù)層，其中，所述第三保護(hù)層位于所述高k介電層下方；以及在蝕刻所述第一保護(hù)層和所述第二保護(hù)層之后，形成第三保護(hù)層，其中，所述第三保護(hù)層位于所述高k柵極介電層上方，其中，所述第三保護(hù)層提供與nFET器件和pFET器件中的一種相關(guān)的功函數(shù)，以及所述第二保護(hù)層提供與nFET器件和pFET器件中的另一種相關(guān)的功函數(shù)。

在所述的方法中，形成所述柵極結(jié)構(gòu)包括形成nFET柵極結(jié)構(gòu)。

在所述的方法中，形成所述柵極結(jié)構(gòu)包括形成輸入/輸出nFET柵極結(jié)構(gòu)。

在所述的方法中，蝕刻所述第一保護(hù)層以從所述襯底去除所述第一保護(hù)層。

在所述的方法中，在所述襯底的第一區(qū)域上實(shí)施形成包括所述第一部件和所述第二保護(hù)層的柵極結(jié)構(gòu)，并且在所述襯底的第二區(qū)域上形成第二柵極結(jié)構(gòu)，所述第二柵極結(jié)構(gòu)包括所述高k介電層和第三保護(hù)層。