[發明專利]基于FPGA的探地雷達下位機控制系統

無效

• 申請號: 201210280937.X
• 申請日: 2012-08-08
• 公開（公告）號: CN102799131A
• 公開（公告）日: 2012-11-28
• 發明（設計）人: 吳斌;趙凱;孫健;姜濤
• 申請（專利權）人: 中國科學院東北地理與農業生態研究所
• 主分類號: G05B19/042
• 分類號: G05B19/042;G01S7/02
• 代理公司: 長春菁華專利商標代理事務所 22210
• 代理人: 田春梅

技術領域

本發明涉及探地雷達控制領域，具體涉及一種基于FPGA的探地雷達下位機控制系統。

背景技術

探地雷達（GPR）是一種探測地表下結構或埋藏物的無損探測儀器。它利用電磁波對地表的穿透能力，從地表向下發射特定形式的電磁波，通過接收地下介質散射回波信號，根據回波信號的時延、形狀及頻譜特性等參數，定量測量目標的深度、介質結構及性質，在數據處理的基礎上，應用數字圖象的恢復與重建技術，對地下目標進行成像處理，以期達到對地下目標的真實和直觀的再現。

典型的沖擊脈沖探地雷達系統由上位機與下位機組成，上位機負責數據處理及雷達成像，下位機負責雷達信號發射接收及數據傳輸。下位機系統由主控制單元、發射機、接收機、數據傳輸單元等幾部分組成，目前探地雷達大多是以CPU或MCU等處理器作為主控制單元，完成雷達從發射脈沖到數據的采集、傳輸等功能。如中國專利申請CN99200610.4（公開號CN2365679）公開了一種一體化成像探地雷達，包括汽車、發射天線、接收天線、計算機、雷達主機、電源，其中雷達主機由發射源、接收機、放大器、信號處理與控制電路、彩色顯示器和輸入輸出插座組成，其特征在于還設置有衛星定位接收裝置和測距輪。雷達主機中的信號處理與控制電路由CPU板、硬盤、I/0板、A/D及D/A板、XY軸量程選擇板、VJA板、鍵盤和鍵盤譯碼器等構成，即雷達下位機使用計算機中的CPU作為核心處理器，配合外圍硬件實現探地雷達的探測功能。

中國專利申請CN201010195736.0（公開號?CN101872018A）公開了一種無線探地雷達系統，包括無線數據采集子系統和探地雷達前端子系統。其中探地雷達前端子系統包括電池、電源穩壓器、以太網控制器、ARM控制器、數字信號處理器、模數轉換器、數字控制器、時序系統、發射機、發射天線、接收天線和接收機，即該探地雷達下位機由MCU構成的ARM控制器作為系統的主控制單元，實現雷達各部分功能的協調與控制。

現有探地雷達下位機系統采用處理器作為系統主控制器，通過軟件程序控制雷達的工作過程，編程及調試簡潔方便，開發周期短，但處理器的并行計算能力有限，不同情況下執行不同的指令或響應中斷會帶來額外的時間開銷，難以實現時序的完全同步和時間上的精確控制。

發明內容

為了解決現有技術無法實現精確控制探地雷達工作時序的問題，本發明提出一種基于FPGA的探地雷達下位機控制系統，該系統以FPGA作為主控制單元，控制發射機、接收機與數據通信各部分協調工作，保證雷達系統各部分的同步運行。

本發明解決技術問題所采取的技術方案如下：

基于FPGA的探地雷達下位機控制系統，包括數據通信單元、FPGA主控制單元、發射機脈沖控制單元、數據采樣控制單元和采樣數據接收單元，數據通信單元通過串行485總線與探地雷達的上位機進行串行通信，并通過并行方式與FPGA主控制單元的IO端口相連；FPGA主控制單元通過IO端口分別與發射機脈沖控制單元、數據采樣控制單元、采樣數據接收單元進行電氣連接，FPGA主控制單元通過協調各單元的工作狀態，完成雷達信號的發射與數據采集工作；發射機脈沖控制單元與探地雷達的發射機相連，其負責將發射脈沖的控制信號緩沖并傳遞給發射機，控制發射機電路產生大功率窄脈沖；數據采樣控制單元與探地雷達的采樣電路相連，其負責產生不同延時的采樣控制信號，控制采樣電路產生采樣脈沖；采樣數據接收單元與探地雷達的接收機的前置放大電路相連，其負責將模擬信號轉換為數字信號并傳遞給FPGA主控制單元。

本發明的有益效果是：該系統以FPGA為主控制單元，并行計算能力強，能夠實現雷達工作時序的精確控制；系統結構簡單，易于實現，成本低。該系統可用于探測地下介質的介電特性、土壤含水率等，可廣泛服務于農業、地理與地質勘查等領域。

附圖說明

圖1?是本發明基于FPGA的探地雷達控制系統的整體結構框圖；

圖中：1、上位機，2、數據通信單元，3、FPGA主控制單元，4、發射機脈沖控制單元，5、數據采集控制單元，6、采樣數據接收單元，7、慢斜波產生電路，8、采樣信號產生電路，9、快斜波產生電路，10、發射機，11、采樣電路，12、前置放大電路；

圖2?是本發明中的FPGA?I/O管腳配置電路原理圖，圖中U1為FPGA芯片；

圖3是本發明中的FPGA工作模式配置電路原理圖，圖中U1為FPGA芯片，U2為FPGA配置用PROM，Y1為FPGA外部晶振，JP1為JTAG總線配置文件下載接口；