[發(fā)明專利]一種多路服務(wù)器動(dòng)態(tài)鏈路配置裝置和方法

有效

• 申請(qǐng)?zhí)枺?/td>: 201210272129.9
• 申請(qǐng)日: 2012-08-01
• 公開(kāi)（公告）號(hào): CN102880583A
• 公開(kāi)（公告）日: 2013-01-16
• 發(fā)明（設(shè)計(jì)）人: 王恩東;胡雷鈞;李仁剛
• 申請(qǐng)（專利權(quán)）人: 浪潮（北京）電子信息產(chǎn)業(yè)有限公司
• 主分類號(hào): G06F15/163
• 分類號(hào): G06F15/163;G06F11/30
• 代理公司: 北京安信方達(dá)知識(shí)產(chǎn)權(quán)代理有限公司 11262
• 代理人: 栗若木;曲鵬

1.一種多路服務(wù)器動(dòng)態(tài)鏈路配置裝置，其特征在于，所述配置裝置包括配置模塊(1)、鏈路初始化控制模塊(2)和多個(gè)處理器邏輯接口(3)，

所述處理器邏輯接口(3)用于根據(jù)配置模塊(1)的配置與所對(duì)應(yīng)的處理器接通；

所述配置模塊(1)用于為每個(gè)處理器配置一個(gè)與所述處理器對(duì)應(yīng)的處理器邏輯接口(3)，并在處理器與所對(duì)應(yīng)的處理器邏輯接口(3)之間建立接口鏈路；

所述鏈路初始化控制模塊(2)用于根據(jù)各個(gè)處理器之間的預(yù)連接鏈路配置各個(gè)處理器邏輯接口(3)的內(nèi)部互連鏈路，使得各個(gè)處理器通過(guò)與所對(duì)應(yīng)的處理器邏輯接口(3)的接口鏈路、各個(gè)處理器邏輯接口(3)的內(nèi)部互連鏈路建立所述預(yù)連接鏈路；

所述接口鏈路為處理器與處理器邏輯接口(3)之間的通信鏈路，所述內(nèi)部互連鏈路為兩個(gè)處理器邏輯接口(3)之間的邏輯通信鏈路。

2.如權(quán)利要求1所述的配置裝置，其特征在于：所述各個(gè)處理器之間的預(yù)連接鏈路為各個(gè)處理器的直連鏈路，所述直連鏈路為每?jī)蓚€(gè)處理器之間的通信鏈路。

3.如權(quán)利要求1所述的配置裝置，其特征在于：所述鏈路初始化控制模塊(2)和多個(gè)處理器邏輯接口(3)，利用FPGA實(shí)現(xiàn)。

4.如權(quán)利要求1、2或3所述的配置裝置，其特征在于：

所述配置模塊(1)還用于在配置各個(gè)處理器與處理器邏輯接口(3)之間的接口鏈路之前，配置各個(gè)處理器的直連鏈路，所述直連鏈路為每?jī)蓚€(gè)處理器之間的通信鏈路。

5.如權(quán)利要求4所述的配置裝置，其特征在于：

所述鏈路初始化控制模塊(2)還用于在全部?jī)?nèi)部互連鏈路建立后，向配置模塊(1)反饋一個(gè)鏈路完結(jié)信號(hào)；

所述配置模塊(1)還用于在接收到鏈路完結(jié)信號(hào)后，斷開(kāi)部分或者全部直連鏈路。

6.如權(quán)利要求1或2或3或5所述的配置裝置，其特征在于：所述配置裝置還包括監(jiān)控模塊(4)，

所述監(jiān)控模塊(4)用于監(jiān)控鏈路初始化控制模塊(2)和多個(gè)處理器邏輯接口(3)的工作狀態(tài)，當(dāng)任意一個(gè)或者多個(gè)處理器邏輯接口(3)和/或鏈路初始化控制模塊(2)工作異常時(shí)，發(fā)出警告。

7.如權(quán)利要求6所述的配置裝置，其特征在于：所述工作狀態(tài)包括各個(gè)處理器與對(duì)應(yīng)的處理器邏輯接口(3)的接口鏈路連接狀態(tài)和各個(gè)處理器邏輯接口(3)的內(nèi)部互連鏈路連接狀態(tài)；所述工作異常是指任意一個(gè)處理器與對(duì)應(yīng)的處理器邏輯接口(3)的接口鏈路或者任意一個(gè)處理器邏輯接口(3)的內(nèi)部互連鏈發(fā)生故障或者初始化不成功。

8.一種多路服務(wù)器動(dòng)態(tài)鏈路配置方法，其特征在于，所述方法是基于權(quán)利要求1-7所述的配置裝置實(shí)現(xiàn)的，所述配置方法包括：

步驟A、配置每個(gè)處理器與所對(duì)應(yīng)的處理器邏輯接口(3)之間的接口鏈路；

步驟B、配置各個(gè)處理器邏輯接口(3)的內(nèi)部互連鏈路；

所述接口鏈路為處理器與處理器邏輯接口(3)之間的通信鏈路，所述內(nèi)部互連鏈路為兩個(gè)處理器邏輯接口(3)之間的邏輯通信鏈路。

9.如權(quán)利要求8所述的配置方法，其特征在于：

在步驟A之前，還包括：配置各個(gè)處理器的直連鏈路，所述直連鏈路為每?jī)蓚€(gè)處理器之間的通信鏈路。

10.如權(quán)利要求9所述的配置方法，其特征在于：

在步驟B之后，還包括：斷開(kāi)部分或者全部直連鏈路。

11.如權(quán)利要求8或9或10所述的配置方法，其特征在于：還包括監(jiān)控鏈路初始化控制模塊(2)和多個(gè)處理器邏輯接口(3)的工作狀態(tài)，當(dāng)任意一個(gè)或者多個(gè)處理器邏輯接口(3)和/或鏈路初始化控制模塊(2)工作異常時(shí)，發(fā)出警告。

12.如權(quán)利要求11所述的配置方法，其特征在于：所述工作狀態(tài)包括各個(gè)處理器與對(duì)應(yīng)的處理器邏輯接口(3)的接口鏈路連接狀態(tài)和各個(gè)處理器邏輯接口(3)的內(nèi)部互連鏈路連接狀態(tài)；所述工作異常是指任意一個(gè)處理器與對(duì)應(yīng)的處理器邏輯接口(3)的接口鏈路或者任意一個(gè)處理器邏輯接口(3)的內(nèi)部互連鏈發(fā)生故障或者初始化不成功。