[發明專利]逐次逼近寄存器ADC電路和方法

有效

• 申請號: 201210269631.4
• 申請日: 2012-07-31
• 公開（公告）號: CN102916699A
• 公開（公告）日: 2013-02-06
• 發明（設計）人: 克羅迪奧·南尼;埃爾溫·楊森;康斯坦丁諾斯·多麗絲;埃松·扎尼科普羅斯
• 申請（專利權）人: NXP股份有限公司
• 主分類號: H03M1/38
• 分類號: H03M1/38
• 代理公司: 中科專利商標代理有限責任公司 11021
• 代理人: 王波波

技術領域

本發明涉及逐次逼近(successive?approximation)寄存器ADC電路和方法。

背景技術

現代遠程通信接收器架構的明顯趨勢是在數字域中實現不斷增長的接收器功能性。由于需要不斷增加的分辨率和采樣頻率來正確地轉換RF塊(LNA或混頻器)的輸出端處的寬帶信號，這對模數(A/D)轉換器(ADC)設計提出了嚴重的挑戰。而且，這些高性能A/D轉換器通常與數字基帶硬件集成在一起，因此必須以按比例的CMOS技術實現?？s小的電壓源和現代技術的器件的本征增益的退化需要操作不依賴于高精度模擬塊的A/D架構。

其中，逐次逼近寄存器(SAR)方案作為有希望的候選方案，因為它允許實現高功率效率同時最小化所需要的模擬硬件的量。與時間交織技術結合，SAR?A/D轉換器可以用來以出色的功率效率實現高速和高分辨率A/D轉換器。

圖1為SAR轉換器的一個示例的框圖。

該電路包括接收輸入Vin的跟蹤保持(即，采樣保持)電路2。采樣輸入保持在電容器Cs上，由預放大器4放大并提供至比較器6。作為轉換過程的一部分，該比較器將放大的輸入與模擬值V_DAC進行比較，模擬值V_DAC為由SAR邏輯塊8產生的數字信號的模擬形式。

在轉換過程的第一個時鐘周期期間，輸入模擬信號由電容器C_S上的T/H塊采樣并在轉換過程的整個持續時間內保持恒定。

可以采用單端信號或差分信號實施該電路。

對于差分實施方案，緊跟著采樣之后，SAR控制器8將DAC輸出V_DAC設置為0，并在第二個時鐘周期期間由比較器(在預放大器之后)評估差V_smpd-V_DAC的符號。在該情況中，V_in和V_DAC都表示帶符號的值。如果比較結果為正(a₁＝1)，則第一DAC權重w1被添加至DAC輸出，否則減去第一DAC權重w1。

由于Vin和Vdac為帶符號的值，在第一循環中可以進行與0的比較，因為該范圍的一半大于0，一半小于0。以這種方式，V_smpd和V_DAC表示差分信號。

注意到，在備選的單端架構中，Vreference/2是用于與V_smpd進行比較的第一值。

返回差分實施方案，在第二轉換步驟(第三時鐘周期)期間，再次評估差V_smpd-V_DAC的符號，并且將第二DAC權重w2添加至DAC輸出(如果a₂＝1)或從DAC輸出中減去第二DAC權重w2(如果a₂＝-1)。重復這種操作順序N_C次，直到所有的DAC權重(w_i)都被添加至輸出V_DAC/從輸出V_DAC中減去。

在轉換過程結束時，DAC輸出等于采樣信號的近似值，采樣信號可以被寫成如下形式：

V^smpd=Σi=1NCaiwi]]>

其中

a_i＝{1；-1}

其中術語a_i表示轉換步驟i處的比較器決定(如果為正則a_i＝1，否則a_i＝-1)。隨后，a_i的序列由SAR控制器用來重構采樣信號的二進制表示。如果恰當地選擇比較N_C和該組權重wi的數量，則最終最大逼近誤差將等于在最后一個步驟w_NC(以ADC條件LSB/2)中使用的DAC權重的值。