[發明專利]相位內插裝置以及相位內插方法

有效

• 申請號: 201210268805.5
• 申請日: 2012-07-31
• 公開（公告）號: CN103580657A
• 公開（公告）日: 2014-02-12
• 發明（設計）人: 翁孟澤
• 申請（專利權）人: 晨星軟件研發（深圳）有限公司;晨星半導體股份有限公司
• 主分類號: H03K5/15
• 分類號: H03K5/15
• 代理公司: 上海專利商標事務所有限公司 31100
• 代理人: 陳亮

技術領域

本發明有關于一種相位內插裝置以及相位內插方法，特別有關于可預估內插動作而預先切換欲用來內插的相位的相位內插裝置以及相位內插方法。

背景技術

相位內插裝置被廣泛的使用在現代的電子裝置中。因為相位內插裝置可使用少數的時脈信號來內插出多個具有不同相位的時脈信號。圖1繪示了已知技術的相位內插裝置100的方塊圖。如圖1所示，已知技術的相位內插裝置100包含了相位內插器101以及多工器103、105。多工器103用以接收分別具有不同偶相位(P₀、P₂、P₄、P₆)的時脈信號CLK₀、CLK₂、CLK₄、CLK₆并選擇其一輸出至相位內插器101，而多工器105用以接收具有不同奇相位(P₁、P₃、P₅、P₇)的時脈信號CLK₁、CLK₃、CLK₅、CLK₇并選擇其一輸出至相位內插器101。相位內插器101會使用接收到的時脈信號產生內插時脈信號CIS。

然而，已知的相位內插裝置在切換用來內插的時脈信號時，容易產生未預期的突波。圖2(a)-(c)繪示了已知技術中，產生內插信號時產生突波的示意圖。在圖2所示的例子中，相位內插裝置100先以上方具有相位P₀的時脈信號CLK₀和下方具有相位P₁的時脈信號CLK₁來產生內插時脈信號CIS，然后再將時脈信號CLK₀切換成具有時脈信號CLK₂來和時脈信號CLK₁產生內插時脈信號CIS。如圖2(a)所示，內插時脈信號CIS在時間點T₁、T₂、T₃、T₄的波形，是由時脈信號CLK₀和時脈信號CLK₁在時間點T₁、T₂、T₃、T₄的波形內插而出。

然而，如圖2(b)所示，當上方用以內插的時脈信號CLK₀欲被切換成具有相位P₂的時脈信號CLK₂時，會因為無法瞬間切換而存在著一暫時狀態，此狀態下時脈信號CLK₀的值會暫留而造成產生內插時脈信號CIS時的錯誤。舉例來說，在圖2(b)的時間點T₂時，時脈信號CLK₂的電位為低且時脈信號CLK₁的電位亦為低，理應內插出電位為低的內插時脈信號CIS。但因為時脈信號CLK₀會在切換時暫留(以虛線表示的時脈信號CLK₀)，且時脈信號CLK₀在時間點T₂時的電位為高，因此會使內插時脈信號CIS在時間點T₂時被內插出突波P。即使時間點T₂之后的內插時脈信號CIS之值均為正常的，但突波P仍會對整體的準確性造成影響。請參照圖2(c)，時間點T₂后上方的內插信號已經切換至時脈信號CLK₂，故時間點T₃、T₄時，讀取到的會是正確的時脈信號CLK₂之值，因此時間點T₃、T₄時可以得到正確的內插時脈信號CIS，但先前時間點T₂時造成的突波P已經產生且無法消除。此類的錯誤會使得內插時脈信號CIS的有突波或不正常的衰減，而讓波形變得不正確。

為了解決這樣的問題，相關領域提出了一些解決方案，其中一種為先等切換完不同相位的時脈信號一預定時間后，再產生內插時脈信號。然而這樣的機制不僅處理速度較慢，而且需要分別控制切換和內插的動作，會使電路的設計更加復雜。

發明內容

本發明的一目的為提供一相位內插裝置以及一相位內插方法，來避免已知技術中的突波問題。